¿Comportamiento de las puertas lógicas cuando una entrada no está definida?

Estás en lo correcto. Es por eso que un circuito real de la vida real debería inicializarse la primera vez con x = 1.

A veces es importante reconocer dos tipos distintos de puertas "AND", y también con "OR", "NAND", "NOR", etc.

1. Aquellos donde un máximo válido en todas las entradas garantizarán un alto rendimiento válido, y donde una baja señal válida en cualquier entrada implicará que la salida será baja, ya sea que otras entradas estén o no a niveles lógicos válidos.

2. Aquellos donde un máximo válido en todas las entradas garantizarán una alta salida válida, y donde una señal baja válida en cualquier entrada acompañada por señales altas o bajas válidas en todos los demás implicarán que la salida será baja, pero si alguna de las entradas está en niveles no válidos, la salida puede aparecer arbitrariamente como una señal válida alta, baja válida o no válida.

La mayoría de las puertas implementadas en lógica discreta se comportan de la manera anterior. Las puertas que se combinan en otra lógica, sin embargo, especialmente en un CPLD o FPGA, no siempre lo hacen. Además, mientras que los flip flops normalmente se encienden en un estado alto o bajo válido, hay casos en los que se pueden encender, o ingresar debido a violaciones de configuración / retención, estados extraños que pueden generar niveles lógicos no válidos.

Si su circuito se dibuja con el estilo anterior de puertas, entonces un pulso de reloj que llega cuando X es un mínimo válido (y ha sido de tal manera que satisface los requisitos de tiempo de registro) el siguiente pulso de reloj hará que ambos registros pica una baja válida. Si cualquiera de los flip-flop está emitiendo un máximo válido mientras que X es un mínimo válido, Y será alto hasta el siguiente impulso de reloj o hasta que X deje de ser bajo. Si ambos registros tienen mínimos válidos cuando X sube, los pulsos sucesivos producirán A = 0 B = 1, A = 1 B = 1, A = 1 B = 0; el circuito permanecerá en este último estado.

Si el circuito se dibuja con el último estilo de puertas, es probable que el comportamiento sea mucho menos seguro. En la práctica, probablemente se estabilizaría después de un tiempo a A = 1 B = 0, pero eso no está garantizado.

Es indefinido "dentro de las restricciones que cada salida o entrada solo puede ser 0 o 1". En algún momento, la fuente de alimentación se estabilizará, el reloj marcará el reloj y la magia sucederá, ya sea que lo desee o no. Si es cronometrado, algo sucederá en base a las entradas.

Es por eso que aplicamos pulsos de restablecimiento que son más largos que la estabilización de la fuente de alimentación.

En cuanto al circuito.

$$ D_1 = xA + xB $$ $$ D_2 = x \ bar A $$ $$ y = \ bar x (A + B) $$

$$ \ begin {array} {c | ccc | cc} Clk & \ text {A} & \ text {B} & \ text {x} & \ text {A} & \ text {B} & \ text {y} \\ \ hline ↑ & 0 & 0 & 0 & 0 & 0 & 0 \\ ↑ & 0 & 0 & 1 & 0 & 1 & 0 \\ 1/0 & 0 & 1 & 0 & 0 & 0 & 1 \\ ↑ & 0 & 1 & 0 & 0 & 0 & 0 \\ ↑ & 0 & 1 & 1 & 1 & 1 & 0 \\ 1/0 & 1 & 0 & 0 & 0 & 0 & 1 \\ ↑ & 1 & 0 & 0 & 0 & 0 & 0 \\ ↑ & 1 & 0 & 1 & 1 & 0 & 0 \\ 1/0 & 1 & 1 & 0 & 0 & 0 & 1 \\ ↑ & 1 & 1 & 0 & 0 & 0 & 0 \\ ↑ & 1 & 1 & 1 & 1 & 0 & 0 \\ \ end {array} $$

Editar ..

Si x = 0. Ambos A y amp; B son 0.

Cuando x va 1, B se hace realidad en el primer reloj. A & B será verdad en el segundo reloj. Solo A será cierto después del tercer reloj.

y solo se cumple cuando x pasa a 0, antes de que se produzca CLK (+ retrasos de propagación) el bloqueo de 0 en A y B. Se produce cada vez que x cambia a 0.

No importa en qué estado empiecen A o B (aleatorio). Después de un par de relojes (en el peor de los casos), la máquina de estado se restablecerá al estado de x.

No se requiere reinicio. x = 0, A & B será 0. x = 1, después de 3 relojes A = 1 y B = 0.