Por lo que entiendo, el emparejamiento de una columna y fila corresponde a 64 bits del chip DRAM, pero esto me hace pensar que uno incurrirá en la latencia CAS (~ 18 ciclos de reloj en DDR4) para CADA transferencia. Siento que obviamente este no es el caso o de lo contrario la DRAM estaría severamente limitada por el retraso del CAS y no por el ancho de banda disponible. Gracias por la ayuda!
La cantidad de bits depende del ancho del chip de memoria, siempre puede poner más en paralelo para obtener más datos al mismo tiempo. Así que cada ciclo de acceso es cualquiera que sea el ancho del chip.
Puede variar, pero generalmente puede acceder a varias direcciones de fila sin tener que volver a configurar la columna siempre que sea la misma.
Si todas las filas están en un bloque, puedes ser aún más rápido y hacer una ráfaga en la que el propio chip incrementa la dirección de la fila internamente.
En una PC (mi conocimiento aquí no está actualizado aquí, así que pido disculpas si ha cambiado desde entonces) a la DRAM siempre se accede en ráfagas de 4 ciclos, cada ráfaga tiene una dirección completamente calificada con CAS y RAS configurados. Sin embargo, otros controladores de memoria pueden actuar de manera muy diferente y pueden hacer un mejor uso de los beneficios potenciales de la velocidad dependiendo de su aplicación.