Flip-flop disparados por el borde: ¿mantiene el CP alto o bajo, la mayoría del tiempo?

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Estoy usando flipflops tipo 74HCT574 octal D en un proyecto homebrew-cpu. enlace

Estos flip-flops retienen su entrada en un borde + ve en el CP.

Yo podría:

  1. mantenga el CP alto, luego bájelo hacia abajo para el ciclo del reloj antes de que se cierre.
  2. mantenga el CP bajo, luego levántelo para el ciclo de reloj después de que deseo que se trabe.

La opción 1 parece más fácil para escribir microcódigo, ya que CP se baja en el mismo ciclo en que se configura la entrada para el flip-flop.

¿Hay problemas con el uso de la opción 1?

¿Cómo utilizan los profesionales la entrada de CP en flipflops? (Si alguno lo sigue haciendo, ya que tenemos $ 2 CPLD y MCU).

    
pregunta fadedbee

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Si tiene una resistencia de pull-up o down en la señal de CP, puede ahorrar algo de energía al hacer que el estado inactivo sea el estado donde no fluye la corriente.

Si hay ruido en su entorno, y puede predecir su efecto (es poco probable que ocurra), entonces podría reducir el riesgo de perturbaciones al hacer que el estado inactivo sea el estado que se ve menos afectado por el ruido.

Pero por lo demás, no importa en absoluto. Para las entradas y salidas normales de CMOS, las señales bajas y altas se comportan de manera bastante simétrica. Para TTL, los niveles no son simétricos, pero eso no importa si solo se conecta con otros dispositivos CMOS (compatibles con TTL). Use lo que haga que el resto de su circuito o su software sea más simple.

    
respondido por el CL.

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