Se me ocurrieron los niveles de voltaje de la lógica TTL.
Sé que la lógica alta es 2-5V para la entrada y 2.5-5V para la salida.
Pero por qué hay un aumento adicional de 0.5V en la lógica ALTO de salida . ¿Hay alguna razón específica?
Se me ocurrieron los niveles de voltaje de la lógica TTL.
Sé que la lógica alta es 2-5V para la entrada y 2.5-5V para la salida.
Pero por qué hay un aumento adicional de 0.5V en la lógica ALTO de salida . ¿Hay alguna razón específica?
Ese es un margen definido para el timbre transitorio, y los estándares se basan en la corriente de carga para los diseños recomendados con desacoplamiento en cada IC.
El umbral TTL real es de dos caídas de diodo o la entrada y salida de 1.5V depende de la corriente de la unidad de la familia lógica para un fanout de 10. Avance rápido de 40 años a 74HCTxx y tenemos el mismo umbral de entrada / salida que TTL, pero con riel a la salida ferroviaria.
Si puede leer esquemas, está claro cómo 3 familias TTL 74, 74LS y 74S cada una con diferentes velocidades y límites de corriente de salida R están diseñadas de manera diferente para lograr las mismas especificaciones de voltaje.
Recuerde que, a menos que tenga histéresis como las entradas Schmitt Trigger, cada dispositivo lógico es una ganancia y un comportamiento lineal durante la transición dentro de estos límites que están sujetos a las compensaciones térmicas de la unión pn y al posible timbre en la transición. Estos niveles de entrada están destinados a ser también compatibles con TTL, incluso si el diseño utiliza CMOS con T en el prefijo, como 74HCTxxx
El timbre es inevitable cuando prop. el retraso en la longitud del trazado supera el tiempo de aumento debido a la falta de coincidencia de impedancia.
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