Usted dice que ambas tarjetas, A y B, obtienen una señal de datos común a partir de la cual ambas pueden generar la señal de SINCRONIZACIÓN de salida. Debe pensar cuidadosamente sobre el proceso de cómo las placas derivan la señal de sincronización de la señal de datos. Si ese proceso de derivación se realiza de alguna manera con el oscilador local en la placa como referencia de base, tendrá fluctuación entre los SINCES de las dos placas.
El motivo de la fluctuación de fase es que el oscilador en una placa tendrá como mínimo un ciclo de reloj de incertidumbre (podría ser mucho más) de cómo se realiza el muestreo de la señal de datos para Cómo se puede generar el SYNC. Además, los dos osciladores seguramente estarán desfasados y con una frecuencia ligeramente diferente. Esto se agrega al jitter de muestreo como se menciona en la oración anterior.
Si la decodificación de la señal de datos y la generación de la señal SYNC no eran del todo dependientes del oscilador, entonces hay muchas más posibilidades de que los dos SYNC estén más en línea unos con otros. Pero es muy probable que todavía haya fluctuaciones debido a las variaciones de los retrasos del circuito y los umbrales de voltaje en las dos placas separadas. Incluso cosas como la variación en el voltaje de la fuente de alimentación en una placa pueden cambiar los retrasos y umbrales del circuito.
La mayoría de los sistemas son mucho más complejos que mirar solo el efecto de un solo reloj oscilador. Si la "señal de datos" se alimenta a una MCU y el software participa en la detección de los datos y en la generación subsiguiente de la señal de SINCRONIZACIÓN, el jitter puede ser aún más pronunciado debido a factores relacionados con el almacenamiento en caché de código, los tiempos de bucle del software y interrumpir las latencias.
Si se requiere que las salidas de SYNC estén en una sincronización muy cercana, se necesita una evaluación muy cuidadosa de las técnicas de diseño utilizadas. Si los osciladores tienen que ser una parte fundamental del sistema en cada placa, es normal utilizar una tecnología PLL para bloquear el oscilador a la característica de frecuencia de la señal de datos de entrada. Esto puede eliminar la incertidumbre debida a las diferencias en la fase y frecuencia del oscilador siempre que la señal de datos tenga suficiente preámbulo incorporado para cubrir los tiempos de sincronización y bloqueo del PLL.
Además, trataría de encontrar formas de eliminar la fluctuación brusca causada por el uso de software para decodificar y generar señales. En su lugar, utilice circuitos analógicos y digitales simples diseñados para asegurar un comportamiento determinista en el proceso de generación de sincronización y descodificación de datos.
Esto es todo un resumen de alto nivel del problema. Existen muchas técnicas complejas y detalladas que los ingenieros han ideado a lo largo de los años para eliminar o solucionar el jitter (es decir, el comportamiento no determinista). Incluso es posible tener el software MCU involucrado en tales algoritmos con un diseño muy cuidadoso. Pero dicho esto en estos días, sería más típico ver los FPGA utilizados para tales diseños donde se puede implementar una amplia lógica paralela para realizar la tarea digital y muchas de estas partes contienen DPLL sofisticados que pueden proporcionar una buena sincronización de sincronización.