Tengo una pregunta sobre la configuración de restricciones de tiempo en las señales de habilitación.
En mi diseño vhdl utilizo una señal de habilitación, para activar cuando el proceso necesita muestrear mis datos de entrada. La señal de habilitación se deriva de los datos de entrada, utilizando otro componente vhdl.
Mi reloj es de 27MHz, pero la señal de activación está presente al máximo en cada segundo ciclo, por lo que su período es mínimo: 1 / 13.5MHz.
Cuando compilo mi diseño, recibo advertencias sobre las restricciones de tiempo de clk, debido a mi algoritmo. Pero, ¿puedo hacer alguna restricción de tiempo en el pin de habilitación? Esto podría hacer que el código vhdl se compile sin advertencias, ya que solo se requiere la mitad del período de clk.
test : process(reset, clk)
begin
if reset = '0' then
...
elsif rising_edge(clk) then
if en = '1' then
... vhdl algorithm is here ...
end if;
end if;
end process;