Implementar una puerta AND de 8 entradas con el menor retraso

1

Estoy intentando implementar una compuerta AND de 8 entradas que utiliza la tecnología CMOS con el mejor número de etapas y menos demora (adjunto el esquema en el enlace dado).

Hasta ahora, con el esfuerzo lógico, he descubierto que debería intentar crear un diseño de 5 o 6 etapas. No estoy seguro de cómo averiguar las diferentes configuraciones para una etapa.

¿Me puede dar alguna pista o fuente desde donde puedo obtener más información sobre cómo encontrar las diferentes configuraciones de diseño?

    
pregunta steve norah

1 respuesta

1

No daré una respuesta completa, ya que asumo que esto es tarea, además, realmente no sé la respuesta :). Ha pasado un tiempo desde que estudié esto, así que tampoco recuerdo toda la terminología.

La carga de 4000 en unidades de esfuerzo lógico es bastante grande. Podría hacer una compuerta AND de 8 entradas utilizando un árbol de compuertas NAND de 2 entradas con una profundidad de 3 seguida de un inversor. Eso sería 4 etapas, que ya ha determinado que no es óptimo para conducir una carga tan alta.

Mi sugerencia es hacer la operación NAND al principio y seguirla con suficientes inversores para obtener la potencia deseada, ya que los inversores son más simples y tienen un factor de escala menor para el esfuerzo lógico

Lo que no estoy seguro es si es más eficiente implementar NAND como un árbol de compuertas NAND de 2 entradas o simplemente como una compuerta de 8 entradas directamente. En la vida real es difícil implementar una compuerta de 8 entradas directamente porque generalmente no tiene suficiente voltaje de alimentación, pero tal vez eso no se considere para este problema académico. Wikipedia declara que el esfuerzo lógico para una puerta NAND de 8 entradas es \ $ \ dfrac {n + 2} {3} = \ dfrac {10} {3} \ $ , y supongo que es una etapa única.

    
respondido por el Justin

Lea otras preguntas en las etiquetas