Estaba aprendiendo sobre las ventajas y los desafíos en la reducción de los transistores MOS. Me topé con esta declaración en Wikipedia :
The main device dimensions are the transistor length, width, and the oxide thickness, each (used to) scale with a factor of 0.7 per node. This way, the transistor channel resistance does not change with scaling, while gate capacitance is cut by a factor of 0.7. Hence, the RC delay of the transistor scales with a factor of 0.7.
La reducción del retardo RC significa una mejora en la velocidad de conmutación.
Pero según mi entendimiento, la capacitancia por unidad de área viene dada por la relación C = eps / Tox , donde eps es el epsilon y Tox es el espesor del óxido. Así que cuando se reduce Tox, C aumenta, lo que a su vez debería aumentar la demora. Pero lo que dice wikipedia es lo contrario.
Entonces, mi pregunta es, ¿ cómo reducir el transistor reduce la capacidad?
Cualquier buena referencia o enlace también será apreciado.