¿Cómo depende el voltaje de salida en CMOS de Vdd y Vss? Por lo que sé, está limitado por Vdd cuando Vss = 0 (tierra), pero ¿qué ocurre cuando Vss no es 0 (por ejemplo, -2.5 V?)
¿Cómo depende el voltaje de salida en CMOS de Vdd y Vss? Por lo que sé, está limitado por Vdd cuando Vss = 0 (tierra), pero ¿qué ocurre cuando Vss no es 0 (por ejemplo, -2.5 V?)
Una puerta lógica CMOS solo ve la diferencia entre sus pines Vdd y Vss como la tensión de alimentación. No sabe ni le importa si considera que son +5 V y 0, +7 V y +2 V, o +3 V y -2 V, por ejemplo. La etapa del controlador de salida conecta la salida a Vdd para una lógica alta o Vss para una lógica baja.