Estoy interesado en crear una placa que tome USB 3.1 y lo enrute a un FPGA. Me gustaría hacer esto sin ninguno de los chips como Cypress FX3 porque me gustaría ver los datos reales del USB.
Para hacer esto, sin embargo, estoy luchando para encontrar qué tipo de señalización de E / S usa el USB 3.1. ¿Es la lógica del modo actual?
5 o 6 gbps USB3.1 usa una lógica de ecualización previa y posterior de diferencial de voltaje. Pre-énfasis adaptativo en mV para variar los niveles del controlador en los niveles de VHF o la forma de pulso de bit inicial, seguido del resto del bit. La falta de énfasis se realiza en el dominio espectral para maximizar los patrones de los ojos con los patrones de prueba. El pre-énfasis es controlado por la amplitud y el ancho del pulso, mientras que el de-énfasis es controlado en un DSP en incrementos de 100MHz (vagamente como lo hacen las señales del cable CATV para igualar el espectro en + x dB / década del amplificador para compensar la atenuación.)
Sin embargo, el espectro de datos tiene diferentes pendientes para la banda baja y la banda alta alrededor de 1 GHz, por lo tanto, dos patrones de generador diferentes G1 y amp; Los G2 se utilizan para "entrenamiento" y para caracterizar las características espectrales del enlace antes de que pueda ocurrir la transmisión utilizando la prueba de tasa de error de bucle invertido. Los datos de baja velocidad se aleatorizan digitalmente, mientras que el algoritmo de alta velocidad está suficientemente codificado para garantizar suficientes transiciones para que el PLL capture la velocidad de datos. El sesgo y el bloqueo de fase son elementos críticos de la interfaz PHY. La velocidad de ráfaga es isócrona.
La distorsión por retardo de grupo también se puede igualar en el receptor DSP de acuerdo con los patrones utilizados con un pulso de frecuencia variable o PFM, ya que cualquier distorsión afectaría seriamente el patrón del ojo. No encontré esto en la especificación, por lo que cada Mfg puede desarrollar su propio método de optimización en el receptor.
Si intentó realizar una prueba con una sonda amortiguada FET de 0,5 pF, podría tener una idea, pero su efecto alteraría las características del canal y afectaría la tasa de error de la señal, por lo que las plantillas de prueba son bastante complejas. Las señales se ecualizan por separado para definir el modo común y el modo diferencial se controla para compensar las tolerancias de los cables, que deben ser bastante rígidas tanto en la respuesta mecánica como en la eléctrica. El control de EMI es un desafío por decir lo menos.
Cualquier intento de monitorearlo no debe perturbar las señales, por lo tanto, se puede considerar un acoplador direccional de línea de banda personalizada de banda ancha de -10 dB con muestreos DSO para monitorear las señales interpuestas con una pérdida de < 1dB.
Esto no es algo que se pueda generar con un FPGA ni los siguientes extractos son adecuados para diseñar una interfaz, pero extraje parte de la gran especificación 3.1 solo para risitas.
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