¿Por qué los reguladores lineales LDO no usan MOSFET como el componente principal para poder tener un mínimo de deserción = 0 (bueno, dependiendo de la corriente, todavía debe haber unos pocos mV)?
¿O puede uno esperar construir un regulador de abandono 0 basado en un MOSFET y un opamp?
Hay reguladores con un voltaje de desconexión cercano a 0 mV. Verifique la figura 5 en la página 6 en TPS73101, sin tapa, NMOS, regulador de baja caída de 150 mA con protección de corriente inversa .
Otro ejemplo es LTC1844 - 150 mA, Micropower, Low Noise, VLDO Linear Regulator .
El problema con los reguladores a voltajes tan bajos de deserción es que en esas regiones tienen parámetros de mala calidad (regulación de línea / carga y PSRR ).
En cuanto a la parte, si es posible construir dicho regulador con un amplificador operacional y un dispositivo MOS discreto, sí, es posible. Tendrá que usar PMOS y cuidar la estabilidad (no es fácil hacer que un circuito de retroalimentación sea estable en tal configuración).
Si desea un LDO súper bajo, necesita un dispositivo con un voltaje de saturación de entrada a salida extremadamente bajo (es decir, un FET) y de alguna manera para que el voltaje de control sea mayor que la entrada.
El uso de un BJT siempre lo limitará a la tensión de saturación \ $ V_ {CE} \ $, además de que necesita una corriente de base suficiente para garantizar que el transistor estará completamente encendido cuando sea necesario. Además, se debe tener en cuenta el voltaje \ $ V_ {BE} \ $. Si la base está 1V por debajo del colector, entonces el emisor tiene que ser más de 1V + \ $ V_ {BE} \ $ inferior.
Si está utilizando un FET de canal N como elemento de paso en serie, debe colocar la compuerta lo suficientemente por encima de la fuente para que el FET se realice en su totalidad. Muchos FET de nivel lógico necesitan más de un voltio. Muchos FET con buena \ $ R_ {DS (on)} \ $ necesitan incluso más que eso. Si vincula la compuerta a la tensión de entrada, por ejemplo, puede esperar que la tensión de umbral \ $ V_ {GS} \ $ se reduzca a través del MOSFET, lo que lo convierte en un LDO "con pérdidas" según la definición de su pregunta.
Un LDO discreto que utiliza un FET y un controlador capaz de activar completamente el MOSFET (es decir, un voltaje de compuerta más alto que el voltaje de entrada) le permitirá crear un LDO que solo tendrá una serie \ $ R_ {DS (activado) } \ $ pérdida, teóricamente. Pero nuevamente, si ya tiene un riel superior disponible, ¿por qué no lo utiliza como entrada del regulador y deja de preocuparse por el LDO súper bajo?
Algunos LDO utilizan un MOSFET externo:
Diseñé un circuito regulador LDO discreto usando un MOSFET de n canales para generar un voltaje negativo. Esto fue hace 22 años, y lo publiqué en una revista electrónica preparada para cargar baterías SLA a 13,8 voltios.
Miles se construyeron de una forma u otra, y no tuve ningún problema de estabilidad. Este viejo circuito simple podría configurarse con un FET de canal p y voltajes de salida más bajos y en estos días la caída estaría limitada por el bajo MOSFET en la resistencia. Las piezas SMD significan que los discretos no son una penalización, por lo que sé que ahora es posible una caída muy baja.
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