Pregunta rápida y potencialmente tonta.
Estoy trabajando en un diseño de tablero antiguo (finales de los 70) que utiliza un procesador 6800. El diseño actual de la placa dejó algunas líneas de dirección de la CPU sin usar. Me gustaría utilizarlos en un nuevo diseño de placa.
Sin embargo, para hacer eso, necesito introducir un CPLD entre la CPU y la ROM (EPROM). La CPU funciona a 850 kHz y, aunque eso es bastante lento, pensé que antes de preocuparme por la programación de un CPLD, preguntaría esto:
¿Podría un CPLD en línea entre la CPU y las ROM, agregar un retardo entre 7ns y 25ns afectando adversamente a la CPU que se ejecuta a esa velocidad?
Quiero decir que no, pero pensé en comprobarlo.
Notas de edición: la velocidad del bus debe ser la misma: SIN EMBARGO, una interrupción PIA se conecta a un temporizador 555 que debe ejecutarse a 450 kHz, independientemente de la frecuencia de la CPU. El CPLD reemplazará a los otros chips de la puerta lógica y se conectará directamente a las líneas de dirección de la CPU y las líneas de dirección de las EPROM. Por lo tanto, cualquier retraso se limitaría al CPLD, no se agregaría a otras lógicas. Las velocidades de EPROM oscilarán entre 70ns y 200ns. (Mi nuevo diseño permitirá que las 2732 EPROM actuales se cambien por las nuevas EPROM y los chips de Flash. Supongo que los flash chips podrían ser más rápidos, pero dudo que eso sea un problema). Lamentablemente no puedo publicar un esquema, ya que todavía no he terminado. :)
--Mike