Necesito crear un circuito basado en uno de los DDS digitales analógicos (AD9102) para crear una señal sinusoidal a 150 kHz. Para este propósito, creo que una línea de reloj de alrededor de 10MHz sería suficiente. No entiendo completamente cómo funciona el reloj de entrada. Mirando la hoja de datos del componente (@pag 20/36, CLOCK ENTRADA) Puedo ver que hay múltiples posibilidades para conducir el chip. Hay pocas cosas que no comprendo completamente.
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Cuando dicen "En aplicaciones donde las señales de salida analógicas están en bajas frecuencias, la entrada de reloj AD9102 se puede activar con una señal CMOS de un solo extremo". ¿Qué quieren decir con "baja frecuencia"? ¿Se considera que 150kHz es una señal de salida de baja frecuencia, o significa algo más como señales de 100Hz?
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Si la solución 1 no es adecuada para mi caso, necesitaría usar una señal diferencial para la distribución del reloj. Supongamos que utilizaré la solución que incluye el controlador LVDS. ¿Qué significan CLK + y CLK- (señales de entrada del controlador AD9515)? Suponiendo que CLK + es una onda cuadrada de ciclo de trabajo del 50% a 10MHz, ¿significa eso que CLK- es una versión con desplazamiento de 90 ° de la señal CLK +? Si este es el caso, ¿por qué no puedo simplemente poner estas señales en las entradas CLKP y CLKN, para evitar el uso del controlador?
Esperemos que todo tenga sentido! Gracias por las respuestas.
