¿Dónde está el beneficio en la interfaz paralela SQI sobre SPI? Paralelo vs serial

1

Microchip ofrece una serie de chips SRAM en serie con un protocolo de comunicación llamado SQI que es similar a SPI pero con 4 bits paralelos escritos en cada conmutador CLK.

Si puedes gastar los 3 pines adicionales, esto tiene sentido. Puede lograr un rendimiento de 4 veces la tasa de SPI.

Sin embargo, hay un problema: todas las MCU modernas admiten SPI como módulo de hardware, por lo que se ejecuta de forma automática y muy rápida, y las tasas de CLK de varios MHz no son un problema.

SQI no es compatible con el hardware, por lo que tiene que bloquear el protocolo. Si mi MCU, por ejemplo, se ejecuta en un reloj del sistema de 8MHz y está ejecutando la mayoría de las instrucciones en un solo ciclo (AVR), puedo esperar una tasa de SQI CLK de menos de 1MHz. Esto se basa en la implementación del software SPI, que también es inferior a 1MHz y tiene un poco menos de código.

Entonces, digamos que puedo transferir 4 bits a la vez, utilizando SQI, con CLK (números del mundo real) a 800 KHz, es decir, 3.2 Mbits por segundo. Sin embargo, puedo ejecutar SPI a 5MHz y obtener 5Mbits de datos con menos código y sin tener que esperar con el código de mi aplicación mientras se envían o reciben datos a través de las líneas de comunicación.

Entonces, ¿cuál es el punto aquí? ¿Qué me estoy perdiendo?

    
pregunta user34920

1 respuesta

2
  

SQI no es compatible con hardware ...

Su premisa, aunque correcta para su MCU particular, es defectuosa en el caso general. Es posible que las MCU que ha estado viendo no tengan SQI (que creo que es igual a Quad SPI o QSPI), hay muchos dispositivos con soporte de hardware para QSPI. (Tenga en cuenta que "QSPI" es un acrónimo confuso porque a veces también se usa para "SPI en cola", que es diferente.)

Por ejemplo: muchas MCU ARM (por ejemplo, STM32 y Atmel SAM ) tienen un periférico de hardware que puede hacer SPI x1, x2 o x4 y algunas se ejecutan desde el almacenamiento QSPI además de usar tales periféricos para el almacenamiento de datos.

La mayoría de los FPGA admiten la configuración sobre la serie maestra (SPI) en anchos x1, x2 o x4. Algunos incluso pueden usar chips de flash QSPI duales para un total de ocho bits por reloj. Consulte la UG de configuración de la serie Xilinx 7 , ctrl-F "quad".

En estas aplicaciones, el QSPI no es un bit-bung, y por lo tanto es cuatro veces más rápido. Para su microcontrolador específico (y muchas MCU pequeñas de 8 bits), está en lo correcto y estará mejor con un flash SPI x1 normal. Con muchos microcontroladores, procesadores de aplicaciones y FPGA, hay soporte de hardware para SPI x4 y es mucho más rápido.

    
respondido por el uint128_t

Lea otras preguntas en las etiquetas