PCB - longitud coincidente - ¿relevante en ese caso?

La diferencia en el retardo de propagación entre 15 mm y 50 mm de la traza de PCB es inferior a 250 ps (suponiendo que 150 mm / ns VoP ) , y el período de reloj aquí es un poco menos de 12ns. Así que no es gran cosa. Lo único que podría hacer es aumentar la longitud de su reloj para que coincida con la traza de datos más larga, luego documentar el sesgo máximo (250 ps) al diseñador de FPGA, que probablemente puede jugar con la fase de reloj para entregar la mejor configuración posible y mantener los márgenes en el destino.

Si fuera yo, la salida del reloj FPGA sería un registro DDR que alterna con los datos, y lo invertiría para colocar el borde ascendente justo en el centro del ojo de datos.

Supongo que el FPGA es el transmisor porque no veo resistencias de terminación de serie en el IC en su diseño.

Debe contar un retraso de 1 ns / 15 cm (la mitad de la velocidad de la luz) para las señales de su PCB. Su reloj es de aproximadamente 11 ns, el retraso en los cables probablemente no sea un problema.

Por supuesto, debe verificar su presupuesto de tiempo general y asegurarse de que funcione a temperaturas elevadas.

Me preocuparía más por los motivos en su conector y cerca de su reloj. Aparentemente, cada señal está cerca de una conexión a tierra en su conector, por lo que está bien allí. Para el reloj, asegúrese de mantener un espacio con las otras señales. El espacio debe ser tres veces el ancho de la señal de su reloj, o agregar una señal de tierra en ambos lados de su reloj.

Si su análisis de tiempo muestra que tiene un problema, el ajuste de la longitud de algunos cables puede ser su alianza. Si necesita 1 ns de retraso, por ejemplo, puede agregar 15 cm a su traza.