La A en UART = asíncrona. Esto se refiere al reloj 16x de funcionamiento libre generado por el receptor para buscar el borde inicial del bit de inicio y luego elegir la mitad del bit utilizando un reloj invertido 1x (= tasa de bits) ahora sincronizado con ese borde. Debido a que hay una pequeña diferencia de frecuencia, la fase del reloj se desplaza lentamente antes o después, pero no más de 100 ppm / 10 bits = 0.1%.
Esto se hace para cada palabra con el inicio y el bit de parada como un marco de palabra . Esto acomoda cierto cambio de bits debido a la distorsión de la señal y la diferencia de frecuencia de reloj entre el remitente y el receptor, que generalmente están bien dentro de 100 ppm.
Ya que es una lógica binaria determinada por el umbral de Rx, que es lo mismo que TTL @ 1.3V, mientras que la señal es +/- V, no hay necesidad de muestrear más de este 16x f, ni ahorros. en silicio para muestrear menos que esto. Por lo tanto, un reloj UART 16x se ha convertido en un estándar de facto . La excepción son las tasas de bits más altas, en las que solo hay disponible un reloj 8x en algunos casos con una ligera pérdida en el reloj hasta el margen del borde de datos para el error debido a todos los efectos del cambio de fase de bits.
Si desea tener datos síncronos sin bits de inicio y parada, se usará un PLL SERDES clock sync que normalmente usa un reloj a la misma velocidad que la velocidad de símbolos. A esto le sigue una búsqueda de un patrón único de sincronización de cuadros y, a continuación, puede decodificar la secuencia.
{no dude en buscar cualquier palabra clave, nueva para usted, en la web.}