división de frecuencia entera

Hay dos enfoques exactos tradicionales:

genere una alta frecuencia que represente el LCM de sus frecuencias requeridas y divídala para crear las frecuencias reales. Andy ha ilustrado esta técnica y sugiero una modificación que puede facilitar la implementación.

El otro es dividir la referencia hasta el GCD de sus frecuencias requeridas (ya que son todos múltiplos de 100Hz y ninguna frecuencia más alta, 100Hz es el GCD) y multiplicar eso.

Esto último se puede lograr generando una señal de 100Hz rica en armónicos, y luego seleccionando todos los armónicos necesarios con un banco de filtros de paso de banda. La primera parte de esto se logra generando picos estrechos a una tasa de repetición de 100 Hz; el mejor enfoque para la segunda depende de sus requisitos: un filtro "doble T" combinado con un multiplicador de Q (como un circuito de retroalimentación alrededor de un opamp) puede dar una banda de paso arbitrariamente estrecha; un filtro L-C sintonizado tradicional (o equivalente activo) puede ser mejor si la frecuencia de referencia es variable en un rango estrecho.

Un tercer enfoque es la síntesis digital: muestree la referencia utilizando un reloj de alta frecuencia y, esencialmente, implemente uno de los enfoques anteriores digitalmente. Esto no es exacto; los enfoques simples introducen fluctuaciones de hasta 1 período de reloj en cada salida (resumen: esto se puede mitigar con cálculos más complejos y un DAC de alta resolución).

Usa un bucle de fase bloqueada.

Puede multiplicar una frecuencia de entrada por un entero con bastante facilidad. Por ejemplo, 800 Hz podrían convertirse simplemente a 5600 Hz. Dividiendo esto por 8 entonces te da 700 Hz. El truco para obtener todas las frecuencias que necesita es encontrar una frecuencia que pueda ser dividida por un entero para producir 300Hz, 500Hz y 700Hz. Creo que esto sería 84kHz.

Si divides esto por 105, obtienes 800Hz, así que construye un bucle de fase bloqueada con una frecuencia de entrada de 800 Hz y una frecuencia de salida 105 veces mayor

En el diagrama anterior, REF es 800Hz y la salida del VCO (oscilador controlado por voltaje) es 84 kHz. El divisor es una división por 105.

Tenga en cuenta que, si lo hace con lógica discreta, se necesitarán muchos circuitos integrados.

El enfoque PLL de Andy aka está en el corazón de if, y el IC que le interesa es el 74HC4046. Esto se puede ejecutar desde 5 voltios o 3,3 voltios. El sistema se vería como

^{simular este circuito : esquema creado usando CircuitLab}

Y, a excepción de las funciones / 2, a / n se vería como

^{simular este circuito}

donde se encuentran SET0 a SET7 restando 1 de n, convirtiendo a un número binario de 8 bits, luego invirtiendo cada bit. A partir de este número binario invertido, SET0 es el bit menos significativo, y SET7 es el bit más significativo.

Si esto parece demasiados chips, y solo necesita una frecuencia de salida a la vez, puede simplificar el sistema para

^{simular este circuito}

Pero aquí tiene que proporcionar un valor de ajuste diferente para cada frecuencia de salida diferente que desee.

He asumido que quieres una salida de onda cuadrada para cada frecuencia, por lo que hay un / 2 después de cada sección de división.

Podrías usar 4017s con el pin de reinicio conectado a diferentes salidas numeradas, y luego conectarlas a T flip flops. Evitaría los ciclos de retroalimentación y los filtros, aunque, según el paquete de flipflop, podría usar hasta 16 IC.