¿Cómo descubrir una velocidad confiable para usar una puerta lógica?

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Parece ser muy difícil obtener números consistentes para el rendimiento de los chips lógicos. Estoy interesado en utilizar el componente SN74F574 (registro de 8 bits).

Mirando DigiKey, cuando busco el componente, muestra una cuadrícula de resultados con una frecuencia de reloj de 100Mhz y un retardo de propagación máximo de 8.5ns. Esto es inconsistente ya que 8.5ns es igual a 117Mhz, una diferencia no insignificante en mi opinión. ¿Debo tomar el más bajo de estos dos números?

Asíqueabrolahojadedatosdelcomponenteydentrodeellahayunacuadrículaquemuestralosretrasosdepropagación.Elvalormáximoenlacuadrículaesde35ns,porloqueseguramentelaúnicaformaseguradeutilizarlapiezaesasegurarsedequepuedemanejarelmáximo.Asíqueesodaríaunavelocidadrealde28Mhz.

¿Entonces hago un reloj a 28Mhz, 100Mhz o 117Mhz? ¿Por qué las hojas de datos no le facilitan la vida y especifican una velocidad de reloj (o las ns correspondientes) a la que se puede cronometrar?

    
pregunta Phil Wright

3 respuestas

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Aquí hay un clip desde solo unos centímetros por encima de la parte que recortó:

    
respondido por el The Photon
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puede que estés más interesado en estas partes

- Si realmente tomas en serio la velocidad, eliges CML (lógica de modo actual).

  • Si desea lo mejor disponible actualmente en CMOS (lógica de modo de voltaje)

  • luego elige 74ALVCxxx (o 74ALVC2xxx si es mejor utilizar) ambas fuentes de 25 ohmios en el estado octal D 3 (similar al utilizado en ARM Cortex)

    - 150MHz mín. 300MHz y mucho más con habilidad

- 74F es cosa TTL antigua, nada especial, excepto las grandes corrientes Iol.

  
  • Si desea la mayor velocidad en cualquier familia;
    •   
  • use pistas de impedancia controladas que coincidan con la fuente con una terminación activa coincidente
    • (es decir, arrastrar hacia arriba / abajo R para desviar a la tensión de umbral
    • (1.3V para TTL, Vcc / 2 para CMOS) esto puede obtener un 50% más de velocidad. .
  • para TTL use el voltaje de tolerancia Vcc superior y corra caliente
  • para CMOS, use con menos carga de pF por pin y opere en frío pero con bajo Vcc (1.9)
respondido por el Tony EE rocketscientist
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La frecuencia máxima es suponer que estás diseñando correctamente los circuitos alrededor del chip.

Basado en la hoja de datos, 7ps es posible si el registro de desplazamiento es la única puerta en la ruta del ciclo (para una transición de baja a alta; puede usar la lógica diferencial para garantizar que el borde activo siempre esté aumentando si necesita correr a 100MHz ... es máximo no práctico: P). 35ps que mencionó es el extremo superior de una ruta de ciclo de cuatro puertas.

Entonces, si mantiene esto como la única puerta en la ruta del ciclo, puede cronometrarla a 100MHz; De ahí la velocidad máxima del reloj. Obviamente, la velocidad de reloj mínima no tiene límites, ya que puede agregar muchas etapas después de esta puerta antes de otro elemento secuencial, o podría cargarla en gran medida, por lo que la transición demora mucho más.

En cuanto al máximo de 100MHz vs. 117MHz ... esto es realmente una división de los pelos. Dado que un registro de desplazamiento necesitará al menos otro elemento secuencial para crear una ruta de ciclo, habrá un retraso adicional (tiempo de configuración). Entonces, aunque la compuerta puede tardar 7ps en cambiarse, el flop de captura probablemente necesite al menos un tiempo de configuración de 3ps. Y el flop de lanzamiento también tendrá algún retraso finito.

    
respondido por el jbord39

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