¿Cómo puede el PMOS eliminar el efecto corporal pero el NMOS no?

Funciona cuando la fuente tiene el mismo potencial que el sustrato. Pero no todos los transistores NMOS tendrán sus fuentes conectadas al sustrato. A veces se ponen en serie, donde el más bajo está conectado al sustrato, y luego el drenaje se comparte con la fuente del siguiente transistor y así sucesivamente. También es posible utilizar un NMOS en una puerta de transmisión. En esta configuración, tanto la fuente como el drenaje están conectados a señales y ninguno de ellos puede conectarse al sustrato.

Además, la conexión del pozo PMOS a la fuente aumentará significativamente la capacitancia entre la fuente y el sustrato, lo que podría ser un factor importante para la velocidad.

Tal vez, viéndolo de otra manera, un proceso CMOS masivo tradicional se basa en una oblea de tipo P. Esto permite que los NFET se construyan directamente en el sustrato sin pasos "adicionales". Para obtener PFET en el mismo circuito, deben agregar pozos de tipo N al sustrato. Dado que este pozo es una característica adicional, puede colocarlo donde desee. Forma un diodo al sustrato (pozo de tipo N al sustrato de tipo P) que tiene polarización inversa (apagado) siempre que el voltaje del pozo sea positivo. Esta es una de las formas simplistas de hacer un proceso CMOS.

El impacto es que cuanto mayor sea el voltaje de la fuente NFET (en relación con el sustrato), menor será la corriente de drenaje para un Vgs determinado. Para la lógica CMOS digital, esto a menudo se pasa por alto porque una cadena "en" tendrá una pequeña fuente de voltaje. La mayoría de las puertas digitales que he visto solo usan un pozo N común para los PFET por razones de espacio y rendimiento. En circuitos lineales, como un amplificador de cascode o un par diferencial, comenzarás a ver este efecto, pero también depende de qué tan sensible sea el proceso a voltajes en masa.

Hay formas de evitar esta limitación para los NFET. Una forma es eliminar completamente el sustrato común, como se hace en Silicon On Insulator (SOI). Otra forma de hacerlo es tener el NFET dentro de un pozo. Esto se puede hacer en un proceso en el que se agrega una capa (o tina) enterrada de tipo N para proporcionar un pozo de aislamiento. Probablemente hay otras formas de atacar el problema también.

Desde la publicación original:

  

    

"Por otro lado, NMOS comparte un sustrato común, por lo que si tuviera que conectar la fuente y el volumen, tendrá que hacerlo para todos los NMOS".     Sin embargo, todavía no veo la razón por la que hacer esto en NMOS causará algún problema.

  

La razón por la que esto causa problemas en un proceso masivo es que todos los "pozos" (o terminales masivos) de los dispositivos NMOS están conectados de forma ósmica, no aislada por unión. Es decir, los implantes de p-substrato y p-well son todos del mismo tipo y todos están cortocircuitados entre sí por una "red de resistencia" que consiste en todo el p-substrato y p-wells. Si intenta sesgar un contacto de sustrato para un NMOS sobre el suelo, entonces encontrará que tiene un flujo de corriente desde ese contacto de sustrato hacia el sustrato. (Tenga en cuenta que la mayoría de los sistemas de simulación NO tienen en cuenta la resistencia de contacto del sustrato, y tiene que hacer algunos cálculos para determinar la corriente. Sin embargo, en el lado del diseño hay advertencias de extracción o de la regla de sello LVS sobre dichas conexiones.)

Los dispositivos PMOS, por otro lado, se sientan en n-pozos que están aislados de la unión del sustrato p y entre sí. Es decir, hay una unión n-p con polarización inversa de cada pozo al sustrato, por lo que no hay flujo de corriente.

El comentario del marcador de posición anterior menciona procesos de triple pozo. En estos, podemos construir un "pwell aislado" dentro de un nwell más grande (profundo), y luego podemos tener los pwells en diferentes potenciales.