Teniendo en cuenta el siguiente circuito, ¿cómo puedo proteger de manera confiable el transistor Q1 para que no exceda la clasificación de corriente del colector?
Se supone que esto es un circuito de activación para un PMOS con un retraso para mantener el PMOS apagado durante un período mínimo de tiempo después de que se haya desactivado la entrada de OC. La exactitud del retardo de tiempo no es demasiado crítica, pero debería ser de unos 20 ms como mínimo.
Trate esto como un problema de energía / energía.
El condensador C1 retiene una cierta cantidad de energía cuando está completamente cargado: 100 nF a 36 V (en el peor de los casos) es de 65 µJ. Esta energía se disipará en Q1 cada vez que descargues C1.
Claramente, cualquier operación única no pondrá en peligro Q1. La pregunta es, entonces, con qué frecuencia puede hacer esto antes de que la disipación de energía (energía por tiempo) sea demasiado grande. Por ejemplo, si lo hace 1000 veces por segundo, la disipación se convierte en 1000 × 65 µJ / seg, o 65 mW. Esto sería llegar a un área donde tendría que prestar atención al límite para un transistor de pequeña señal sin disipador térmico.
Sin embargo, dado que la constante de tiempo de carga es de aproximadamente 13 ms, supongo que no vas a hacer esto más de 10 × / seg., por lo que no debería haber ningún problema.
Mirándolo de otra manera, la potencia máxima que la combinación de R2 y R3 puede entregar a la combinación Q1-C1 es (36V / 2) 2 / 132kΩ, que es solo 2.5 mW - bien dentro de la capacidad de incluso un pequeño transistor.
Otra nota: no estoy seguro de lo que está intentando lograr en general, pero tenga en cuenta que el retardo de tiempo de este circuito depende muy de la tensión de alimentación. A voltajes más bajos, el retraso se acortará significativamente. Un mejor circuito:
Esto da la idea general; los valores de resistencia pueden necesitar ser ajustados para que funcione correctamente en todo el rango de suministro. El concepto clave es que el nodo marcado "Vref" rastrea la tensión de alimentación. Cuando la base de Q2 es mayor que la base de Q3, Q4 se enciende; De lo contrario Q4 se apaga. C1 cargará a V supply / 2 en un período de tiempo fijo independientemente de la tensión de alimentación real; este es el mismo principio básico utilizado en el (in) famoso chip temporizador 555.
R11 es opcional; agrega una pequeña cantidad de histéresis (retroalimentación positiva) - aproximadamente 30 mV. Esto le da a la salida una mejor "acción instantánea" que minimizará el tiempo que el PMOS pasa en la transición.
Otra cosa que acabo de notar: supongo que la fuente de su PMOS está conectada al bus de alimentación. ¿Está seguro de que puede soportar una V GS de 36V?
Para proteger Q1 de las subidas de tensión, identificamos que el capacitor es potencialmente el problema. Como máximo, puede haber 36 voltios a través del condensador. BC556 puede manejar 200mA de corriente máxima. 36 / 0.2 = 180 ohms. Si coloca una resistencia de 180 ohmios en serie con C1, garantizará la protección de C1 a Q1. La constante de tiempo RC sería 180 * 100nF = 18usec. Eso es mucho espacio para moverse. Si necesita una constante de tiempo más larga, puede aumentar la resistencia aún más y garantizará la seguridad de Q1 y logrará la constante de tiempo deseada.
Este análisis asumió que Q1 podría fallar entre el colector y el emisor. Si tuviera entrada de OC a 0 V, tendría 36V / 100k = 0,36 mA a través de Vbe. Q1 tiene una ganancia máxima de aproximadamente 500, por lo que terminará con un máximo de 0,18 amperios a través de Q1 Vec, lo que está dentro de la clasificación de corriente máxima de Q1. Ni siquiera debería necesitar usar la resistencia de 180. Podría agregar un pequeño resistor de 10-100 ohmios en cualquier caso, por si acaso, pero en general, de acuerdo con las especificaciones de Q1, no debería tener un problema ejecutándolo como está.
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