¿Este circuito de la tarjeta de memoria está diseñado correctamente?

Los pines de Dirección y CE # están muy cargados, al igual que los pines de datos durante una escritura. Aunque solo un dispositivo está activo en cualquier momento, la carga capacitiva de los pines está presente en todos los dispositivos en todo momento.

Desde la hoja de datos , A0 a A19 tendrán una carga de hasta 48 pF más cualquier capacitancia de la pista y los pines de datos. Tendrá hasta 64pF durante la escritura. CE # tiene una carga un poco más pesada (en virtud de la conducción del decodificador 38 y de todos los dispositivos de memoria).

Eso es un poco pesado (equivalente a aproximadamente 40 pulgadas de 4 mil pistas para las patillas de dirección y casi 60 pulgadas de pista para las patillas de datos), por lo que puede considerar Address y Data buffers. La capacitancia de la pista asume un núcleo de PCB de 4 mil al plano.

Como se indicó, también necesitará desacoplamiento: un par de capacitores a granel y dos de 100 nF por dispositivo (uno para cada pin de alimentación, ya que están en lados opuestos de los dispositivos de memoria) sería mi punto de partida. El decodificador probablemente estaría bien con una sola parte de 100 nF.

Es posible que no necesite todos los desacopladores, pero si las posiciones de la almohadilla están ahí, siempre puede optar por no encajar las partes.

Puede estar bien con un solo pin de alimentación (solo un dispositivo estará activo al mismo tiempo), pero normalmente aprovisionaría al menos 2 si tengo suficientes pines disponibles.

Actualización: Uso de la señal CE #.

Como la segunda señal SRAM CS ya está siendo activada por CE #, parece redundante llevarla a la SRAMS ya que está haciendo lo mismo y el diseño puede simplificarse.

Simplemente ataría esa señal de CE # baja en la SRAMS y utilizaría el CS bloqueado y descodificado.

Esto tiene un beneficio adicional: como la carga capacitiva en CE # se ha reducido significativamente, se ha eliminado una gran cantidad de incertidumbre en el tiempo.