¿es flip-flop un circuito secuencial síncrono o asíncrono?

Internamente, un flip-flop (el término incluye todo, desde pestillos D simples hasta flip-flops maestros-esclavos J-K más complejos) es una máquina de estado asíncrona . Se crea combinando puertas lógicas ordinarias con comentarios.

Por ejemplo, aquí hay una forma de construir un flip-flop D maestro-esclavo:

^{simular este circuito : esquema creado usando CircuitLab}

Cada una de las secciones internas es un simple pestillo de restablecimiento de configuración con una entrada de habilitación. Debido a que las dos habilitaciones se controlan con niveles opuestos de la entrada "CLK", la salida solo puede cambiar de estado en su flanco ascendente.

Tenga en cuenta que si bien este diseño es conceptualmente fácil de entender, NO es típico de cómo los chips comerciales (por ejemplo, la serie 7400) se construyen internamente. Si estudias los libros de datos de SSI / MSI (los libros de TI más antiguos eran especialmente buenos), verás otras formas de construir chanclas a partir de puertas.

Una vez que tenga un flip-flop de disparo de borde de cualquier tipo, puede usarlo (o varias copias) para crear máquinas de estado síncronas que solo hacen transiciones en los bordes del reloj.

Creo que cuando la mayoría de la gente usa el término "flip-flop" está hablando de un " borde activado D-Flip-Flop ." Dicho flip flop es un circuito secuencial síncrono. Su salida solo cambia en los bordes del reloj. Aquí hay un diagrama de estado para uno:

... y aquí está su tabla de transición de estado:

Input  Current State  Next State  Output (synchronous)
0      0              0           0
0      1              0           1
1      0              1           0
1      1              1           1

Es decir, la salida = estado actual (siempre) y el siguiente estado = la entrada (cuando se produce el borde del reloj).

El flip-flop D disparado por flanco es un circuito asíncrono. Puedes ver una de las implementaciones a continuación. Me gusta este porque puedes analizarlo, simularlo e incluso construirlo usando puertas estándar. No solo eso, también puede ver de dónde provienen los parámetros típicos de los circuitos activados por flanco, como los tiempos de configuración y de espera. Se trata esencialmente de 3 cierres SR entrelazados de cierta manera.

Veamos esto a través de un conjunto de {entradas, salidas}. Luego puedes analizarlo para otros.

Supongamos que CLK = 0, D = 0 en el encendido. También asuma QB = 1, Q = 0. Es igualmente probable que pueda aparecer como QB = 0, Q = 1. Puedes pensar en cómo agregarás reinicio en este circuito.

Como CLK = 0 y D = 0, obtienes {O1, O2, O3, O4} como {0, 1, 1, 1}. Debido a que O2 y O3 son 1 cada uno, QB y Q permanecen estables, en este caso como 1 y 0.

Ahora, asumamos que D hace la transición 0- > 1. Esto cambiará {O1, O2, O3, O4} como {1, 1, 1, 0}. Todavía no tiene efecto en QB, Q.

Esta transición debe pasar por G4 y G1 para propagarse hasta una de las entradas de G2. Esto definirá el tiempo de configuración como (retraso (G1) + retraso (G4))

Ahora deje que CLK haga la transición de 0- > 1. Si analiza todas las entradas a G1, G2, G3 y G4, puede ver que {O1, O2, O3, O4} cambiará a {1, 0, 1, 0}. Esto se propagará a QB y Q y los hará QB = 0, Q = 1.

la entrada D debe mantenerse en un valor estable después de la transición CLK para un retardo igual al retardo (G2). Eso es tiempo de espera.

Puede verificar que después de este retraso, si D cambia, no hay ningún efecto en la salida. Además, no hay ningún efecto en la salida cuando CLK realiza la transición de 1 > 0.

^{simular este circuito : esquema creado usando CircuitLab}

Esto proviene de uno de los libros de texto más antiguos, "Logic Circuit Design" del profesor D. Zissos.

Hay flip-flops síncronos y también asíncronos.

Pero si estás hablando de "flip flop de D disparado desde el borde", eso implica una sincrónica.