Mi maestro proporcionó esto como parte de las notas impresas donde escribe que no hay ninguna relación de estado durante el estado T2 del Ciclo de Escritura de Memoria. Estoy bastante confundido acerca de por qué es así.
Después de una breve búsqueda en Internet, no encontré ninguna declaración de este tipo en ninguna parte. ¿Puede existir también la tristate en T2 o es opcional? Si es verdad, ¿por qué es así?
Obviamente, no puede haber "tristate" en AD [7: 0] durante T2 o T3, porque la CPU debe usar esas líneas para controlar los datos que se escribirán en la memoria. Los datos deben ser válidos durante la duración del pulso WR y un poco más allá.
Lo que dice la nota a pie de página es que, si bien hay una transición entre los valores de dirección de orden inferior y los valores de datos durante T2, el bus nunca está realmente "no controlado".
Un diagrama de tiempo más detallado mostraría una cierta cantidad de tiempo de espera para los bits de dirección que siguen a ALE. También mostraría una cierta cantidad de tiempo de configuración para los bits de datos con respecto a WR-. En el medio, los valores de bus son "indefinidos", pero no de alta impedancia. En el diagrama, esta diferencia se denota mediante la línea continua antes frente a la línea de puntos después de los bits de DATOS en AD [7: 0].
En realidad, hay una razón sutil por la que sintieron la necesidad de agregar la nota al pie. A veces, un diseñador de sistemas confía en el hecho de que la capacitancia del bus prolonga de manera efectiva el tiempo de espera cuando el conductor del bus se apaga (estado inactivo). En este caso, declaran explícitamente que esto no es cierto durante este tipo de ciclo.
Creo que al final del estado T1 el procesador elimina la dirección de orden inferior e inmediatamente coloca los datos en el bus.
Sospecho que el diagrama de tiempo está un poco "apagado" y las palabras son un intento de solucionarlo sin pagar al artista gráfico ..
Compara este diagrama de temporización 8085:
Tenga en cuenta que la dirección de orden inferior persiste más allá del borde ascendente del reloj, por lo que hay mucho tiempo de configuración y un poco de tiempo de espera disponible para bloquear la dirección de orden inferior antes de que aparezcan los datos.
De todos modos, la línea que se encuentra en el medio entre alto y bajo debe tomarse para indicar que los datos no son válidos, no que el bus está obsoleto, pero hace una diferencia práctica muy pequeña.
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