Considere una solución de dos etapas con un inversor o comparador de drenaje abierto seguido de un inversor CMOS.
La primera etapa podría construirse con un transistor discreto o con un dispositivo lógico de drenaje abierto. En cualquier caso, el tiempo de subida estará limitado por la combinación RC de la resistencia de pull-up y la capacidad de carga. Con una resistencia de pull-up de valor bastante bajo, como 2 kOhms y una carga de 15 pF (para el chip de la siguiente etapa que sugeriré a continuación), tendría una constante de tiempo de 30 ns en el flanco ascendente, que está razonablemente dentro de sus especificaciones.
Para la segunda etapa, el CMOS de la vieja escuela CD4069 funciona a hasta 18 V, y tiene un retraso de propagación de 30-60 ns y tiempos de subida / caída de 50-100 ns cuando se opera a 10 V (mejorando para mayor voltaje).
De su pregunta no queda claro si los "frentes" de 15 a 100 ns que usted especifica son para el tiempo de subida o el retardo de propagación. Con esta combinación cumple con el requisito de tiempo de subida; pero puede estar cerca del límite de demora de propagación: es posible que tenga que ajustar la resistencia de pull-up en la primera etapa para compensar el consumo de energía frente a la demora.
Editar
Después de pensar en esto un poco más, me di cuenta de que esta solución probablemente no será lo suficientemente rápida para cumplir con sus especificaciones, ya que la especificación de tiempo de subida de CD4069 se basa en una carga de 50 pF. Con 1000 pF de carga, no es probable que veas un aumento de 100 ns, lo que parece más probable.
Una alternativa puede ser construir su propio inversor CMOS a partir de FET discretos o un par complementario como NTJD4158C . La ventaja de usar discretos es que podrá simular el rendimiento de su conmutador y asegurarse de que proporcionará los tiempos de subida / bajada y los retrasos de propagación que necesita antes de construirlo.