¿Efecto del intercambio de trazos positivos y negativos en un par diferencial LVDS, tanto para líneas de reloj como para líneas de datos?

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Para una señal LVDS, estoy tratando de entender qué pasará si los lados positivo y negativo del par diferencial del transmisor se intercambian en su camino hacia el receptor. En otras palabras, tiene dos pines de salida en un transmisor, LVDS_Positive y LVDS_Negative. Un receptor tiene dos pines, LVDS_ + y LVDS_-. El LVDS_Positive se enruta a LVDS_- y vice-verse.

Mi intuición me dice que para un reloj independiente (quizás un búfer de reloj o un mux LVDS con entradas de reloj seleccionables) esto funcionará perfectamente bien igual que si se enrutara + a + y - a -. Esto se debe a que la polaridad solo intercambia qué borde está aumentando y cuál está cayendo, el reloj aún se propaga al chip de manera correcta, ese sesgo es irrelevante, creo que (a menos que exista una aplicación específica en la que esté intentando alinear los bordes del reloj para traer) en datos o algo así.)

Sin embargo, para una señal de datos, el ejemplo que se muestra a continuación, NO funcionará porque no cambia la polaridad en cada período como lo hace un reloj (dependiendo de los bits que contienen los datos), por lo que los 1s transmitidos se recibirán como 0 y viceversa por lo que los datos se corromperían.

También sé que ciertos estándares, como PCIE, han incorporado que pueden aceptar las diferencias de polaridad en las señales de datos diferenciales, lo que confunde esto aún más.

Cualquier ayuda para entender esto sería apreciada.

    
pregunta scuba

2 respuestas

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Para la señal de reloj, el intercambio de positivo (+) y negativo (-) en las entradas del receptor lleva a un cambio de fase de 180 grados. Dependiendo de los retrasos de las líneas de transmisión de la señal, puede llevar a un muestreo de datos incorrecto, puede solucionarlo cambiando el borde activo de la señal del reloj (si es posible con el sistema en el que trabaja), la situación puede empeorar cuando la doble velocidad de datos es utilizado.

Para la señal de datos que tiene razón, '1' se recibirá como '0' y viceversa. Algunos SerDes, por ejemplo, el transceptor GTY de Xilinx ofrece un mecanismo de hardware para intercambiar valores de bits.

  

Si las trazas diferenciales RXP y RXN se intercambian accidentalmente en la PCB, los datos diferenciales   Los recibidos por el transceptor GTY RX se invierten. El transceptor GTY RX permite la inversión a   Se realizará en bytes paralelos en el PCS después del SIPO para compensar la polaridad invertida en el diferencial   par. La función de control de polaridad utiliza la entrada RXPOLARITY, que se controla en Alta desde la   Interconecte la interfaz lógica para invertir la polaridad.

Fuente: UltraScale Architecture GTY Transceivers Guía del usuario UG578 (v1.3) página 238, 20 de septiembre de 2017

    
respondido por el Al Bundy
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Todo depende del hardware y el protocolo de su dispositivo.

La mayoría de las implementaciones insistirán en la polaridad correcta. Tenga en cuenta que si cambia la polaridad en ambos extremos del enlace LVDS, el resultado final es correcto.

Algunas implementaciones tienen un hardware que hace que la inversión de la señal sea trivial, pero tienes que seleccionar el que tienes.

Algunas implementaciones pueden manejar la inversión de polaridad automáticamente sin la intervención del usuario.

Tendrás que usar RTFM para el hardware estándar + que estás utilizando, para ver si puedes ser descuidado en tu gestión de polaridad de LVDS o no.

    
respondido por el Neil_UK

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