distancia máxima entre los pines de alimentación IC y el condensador de desacoplamiento

¡Nadie puede especificar una distancia máxima!

Incluso si en la hoja de datos se menciona 2 mm, eso no significa que el chip no funcione con 3 mm. Ni siquiera reconocerás una degradación del rendimiento o algo así en la mayoría de los casos. Cuanto más larga sea la traza, más se reducirá su suministro. Las corrientes a menudo no son altas, por lo que los rastros más gruesos no resuelven su problema a veces. Un mal diseño a menudo no es tan bueno en las mediciones de EMI, si tiene la posibilidad de una prueba.

En realidad puedes adivinar un poco ... Tal vez tenga tiempos de aumento y caída de salida para su IC, podría calcular la frecuencia resultante y calcular la impedancia de la traza. Pero, una vez más, nadie le dirá una impedancia máxima, así que haga el mejor esfuerzo.

Sin embargo, usted escribió que está diseñando un tablero de una sola capa. La mayoría de estas tarjetas que vi tenían los mismos errores: todos colocan un condensador directamente en un pin VCC, pero la corriente vuelve a través del pin GND del IC. Así que no busque el espacio más cercano para 100nF, busque el bucle de corriente más pequeño a través de los pines VCC Y GND. Los dispositivos lógicos estándar no tienen un pinout muy bueno en mis casos, porque los pines de suministro están lejos de estar conectados.

Si no está haciendo sus PCB en casa, considere crear más capas. Más capas no son tan caras esta vez y obtienes un diseño mucho mejor.

Si necesita límites de desacoplamiento, es casi seguro que una tabla de un solo lado no va a funcionar. Necesita un sistema robusto de tierra / Vcc. Por lo menos, un tablero de doble cara con tierra formando una rejilla relativamente gruesa en un lado, y Vcc en el otro es una buena manera de comenzar. Coloque los circuitos integrados en una cuadrícula rectangular. Establezca un terreno que rodee completamente el perímetro con trazas horizontales (0.25 pulgadas como un buen comienzo) corriendo a través del tablero desde el perímetro al perímetro. Vcc puede ser menos riguroso, ya que el punto de desacoplamiento es minimizar los transitorios de tierra WRT, no Vcc. Por supuesto, un plano de tierra es aún mejor, pero la configuración descrita era bastante estándar en los días de los circuitos integrados TTL DIP.

Aunque estoy de acuerdo con las otras respuestas para esta pregunta, también destacaría que siempre será mejor agregar un poco de desacoplamiento a su tablero. Además, el esquema de desacoplamiento depende de la frecuencia utilizada. A una frecuencia más alta (> 50Mhz), esto se vuelve muy complejo y podría incluso ser mejor distribuir las tapas en el tablero en lugar de tenerlas cerca de los pines de alimentación (los mejores resultados se obtienen al medir).

Otra cosa, nunca use el enrutamiento automático a menos que haya pagado mucho dinero por ello. La mayoría de las veces es mejor enrutar el tablero usted mismo.

Esa "distancia" afecta la inductancia, al igual que la "distancia" en el aire libre frente a un plano. Entonces, depende. Para quitar la magia, examinemos los mandos y las palancas que podemos ajustar.

Vamos a examinar el "circuito", el CLC, el cap-inductor-cap, formado por el condensador fuera del chip y el inductor de marco / enlace / vias / PCBtraces y el depletion onchipRegion + gateCapacitance ....... .... todos juntos formando un camino cerrado para corrientes circulantes en el resonador CLC PI.

Es su trabajo identificar esa ruta (un IC con muchos VDDS y GND tendrá muchas de esas rutas y muchas rutas de circulación / resonancia), para identificar los bordes RÁPIDOS (el cambio entre el pullup de ClassB y el pulldown, en un OpAmp, es RÁPIDO borde) que cuando se correlaciona con las rutas de resonancia se iniciará el timbre / resonancia, y para identificar el AMORTIGUACIÓN.

Aquí hay un CLC de PI, de 100uF a la izquierda, 10nH en la parte superior y 0.1uF a la derecha, todos con ESR y ESL parásitos incluidos. Las pérdidas son 1milliOhm en cada uno de C-L-C. [El CLC grisáceo de la derecha no es parte de la simulación, pero está diseñado para recordarnos las reactancias dominantes]. Tenga en cuenta el pico de más de 20 dB a 10KHz y 3Mhz.

Ahora,conunaamortiguaciónóptimade0,55ohmios(calculadacomosqrt(L/C)),vemosunamesetasuavedecomportamiento,capazdesuministrarlassobretensionessegúnseanecesario.

Los OpAmps no tienen rechazo de la fuente de alimentación a altas frecuencias, con 'alta' según el diseño y la corriente de reposo. Si necesita una solución de precisión, necesita diseñar ------ diseño ------ una red VDD con un timbre predecible y un amortiguamiento predecible. Se pueden ver fracasos de rendimiento de circuitos integrados que ignoran esto; un proveedor fusionó un ADC de 24 bits con una MCU de 33MHz. La MCU se debe DESACTIVAR hacia abajo a 8 MHz, antes de que el ADC alcance los 24 bits. ¿Por qué? El timbre de un chip, activado por el programa de movimiento / movimiento / datos en movimiento de la MCU, altera el sustrato y los rieles, y nunca proporciona el TIEMPO DE TRACTO que necesita el ADC de 24 bits.

Las MCU son más tolerantes, se nos dice. Pero si desea un reloj MCU de bajo jitter, preste atención al diseño y la conexión a tierra.

Los circuitos integrados de alto voltaje se autodestruirán, si ignoras la inductancia y la amortiguación.

Los fallos de la garantía pueden resultar de muchos puntos en estos sistemas, temperatura excesiva, tensión excesiva (los valores de los valores máximos cambian), a medida que envejecen los electrolíticos, y con variaciones de parámetros de componentes iniciales de la fabricación. Las resistencias internas del sustrato de IC varían con las fluctuaciones y la temperatura del dopaje.