Preparando un nuevo diseño, agradecería su retroalimentación

Cuando reviso los esquemas / PCB durante mi trabajo diario, para un diseño como este, pasaría de 8 a 16 horas repasándolo. Claramente no puedo hacer eso aquí. Además, no puedo darte una lección en EE por cada cosa que está mal en el diseño. Y para empeorar las cosas, EE.SE no es realmente adecuado para un diálogo de ida y vuelta que normalmente se requiere para una revisión como esta. Así que esto es lo que haremos. Haré una revisión rápida del diseño y pondré los problemas que detecto en esta respuesta. Lees eso, estudias un poco por tu cuenta y, si aún no lo entiendes, debes publicar una nueva pregunta (no un comentario sobre esta respuesta). Aquí va:

1. Necesita algunos filtros de EMI en el + 3.3v al centro de la toma de los transformadores de Ethernet. Algún tipo de cuentas de ferrita + cap (s).

2. Necesita diodos de protección ESD en las señales de Ethernet a U4.

3. La tapa de desacoplamiento de 10 pF en X2 es sorprendentemente pequeña. Utilice 0.1 uF.

4. Las resistencias de terminación de Ethernet, R42-45, deben ser al menos de 0805 para manejar el vataje requerido. No puedo decir qué tamaño está utilizando.

5. Algo no se ve bien con la señal de Ethernet TX CLK. No creo que debas tenerlo conectado a tres chips (Oscillator, Phy y MAC). Comprueba que en los diseños de referencia de Phy / Mac.

6. Coloque una tapa de 0.1 uF en el lado de "entrada" de sus cuentas de ferrita.

7. La nota "el oscilador de cristal debe estar a 12 mm de distancia del phy" es una gran bandera roja para mí. Me hace pensar que algo no está bien, pero no sé qué. Si se tratara de una revisión de diseño normal, le recomendaría esto.

8. Debería filtrar o almacenar en búfer las señales que pasan por los conectores (como SHIELD_RESET). Esta es una gran manera para que un evento de ESD, incluso a más de 6 pies de distancia, haga que la PCB se reinicie.

9. Debería tener una (s) tapa (s) de desacoplamiento de 0.1 uF en cada conector para reducir la ruta de retorno de la señal de CA para las señales en el conector.

10. No parece que tenga suficientes límites de entrada en la entrada de alimentación de CC. Sin embargo, podría estar equivocado, ya que no puedo leer bien tus esquemas (aplicación web estúpida).

11. Es posible que necesite más límites en la salida de sus reguladores de voltaje. Sin embargo, no lo verifiqué porque no tengo tiempo para leer las hojas de datos.

12. Es realmente difícil juzgar el diseño de PCB sin mirar el diseño en el software CAD (Altium). Pero veo suficientes problemas que todo el diseño debe analizarse antes de enviarse.

13. Las vías deben estar separadas para que no causen espacios en los planos de poder / gnd.

14. Los planos de gnd adicionales en las capas superior e inferior no están agregando mucho al diseño. Vale la pena simplemente eliminarlos.

15. ¿Tiene una terminación de señal adecuada en las señales MII entre MAC y Phy?

16. ¿Has verificado que la acumulación de la capa de PCB es correcta para la impedancia de rastreo que deseas y la terminación de la señal que tienes >

17. Tiene señales que cruzan vacíos en planos adyacentes de potencia / gnd. Este es un ENORME no-no.

18. Su plano de señal GND y sus planos chasis-gnd se superponen. Nunca, nunca hagas esto. (Descargo de responsabilidad: podría estar viendo mal las tramas).

Así que ahí tienes. Buena suerte!

Abrí tu archivo de la pizarra. Muchos temas:

1. Tienes habitaciones en todas partes, todas están habilitadas y no las estás utilizando. Esto hace que todo se muestre como un error de DRC. Si no los está utilizando, apáguelos .
2. Una vez que apagas las habitaciones, todavía tienes MUCHAS infracciones de DRC. Necesitas construir un conjunto sano de reglas de diseño. En general, usted busca las capacidades de la junta directiva que usted elija y crea un conjunto de reglas en torno a ellas. Err en el lado del ancho de trazado mínimo conservador / espaciado, si es posible. Solo porque $Expensive$ board house A puede hacer 5/5 espacios de trazo significa que es una buena idea. 8/8 (8 mm de ancho de traza mínimo, 8 mil de espacio de traza-trazo mínimo) es un buen punto de partida. Si tiene partes de densidad muy alta, es posible que deba ir a 6/6
3. Parece que has dibujado algunas de tus propias huellas de componentes. Es bueno que estés aprendiendo, pero realmente debes considerar agregar cuerpos en 3D adecuados a tus partes . En este momento, tiene colisiones entre componentes y componentes, porque el motor de RDC utiliza rectángulos rectos delimitados para errores de intersecciones de componentes.
4. Su error de mantenimiento en el conector USB se está cruzando con los pads en el mismo conector, generando errores.
5. No veo ningún límite de desvío para el micro en la PCB.

Más cosas si quieres que siga buscando

Nota. Mirando a través del PDF esquemático, parece que el archivo del tablero que proporcionó es dramáticamente diferente a los esquemas / superposiciones del tablero en el PDF?

En el esquema:

1. DEJA DE USAR LAS ETIQUETAS NETAS:
   Como regla general, las etiquetas de red hacen que los esquemas sean más difíciles de leer y mantener. Hay algunas situaciones especializadas en las que son beneficiosas, y si no sabes cuáles son esas situaciones, no tienes una. Este no es uno de ellos.
2. puertos de alimentación orientados al azar y etiquetas de tierra:
   
   
   Lospuertosdetierradebensiempreapuntarhaciaabajo.Lospuertosdealimentacióndebensiempretenereltextoenlapartesuperior(exceptolosrielesnegativos,peroustednotieneningunoaquí).
   Enrarasocasionessepuedejustificarelincumplimientodeestasreglas.
   Siorientarcorrectamentelasconexionesdealimentaciónsignificaquedebevolveratrabajarensuesquema,hágalo.Casisiempredarácomoresultadounesquemamejorymáslegible.
3. Textosobrecablesypartes:
   Debería ser bastante autoexplicativo. Simplemente no lo hagas.

Mierda que me molesta, menos importante:
Tienes tu cuadrícula esquemática desactivada aquí. Mira las conexiones al pin 1 y 4.
Desactivar la cuadrícula hace que sea muy fácil hacer que los diagramas que se ven parezcan correctos, pero en realidad no están conectados. También hace que los dibujos sean descuidados y difíciles de leer. Como regla general, en altium, todo debe estar en una cuadrícula de 10 unidades. Si esto significa que tienes que parchear tus bibliotecas de esquemas, hazlo . Estarás agradecido más tarde.

Además, tiene un puerto de alimentación que no está del todo en el extremo de un cable. Mira el punto en el puerto de tierra. Esto no es tan importante, pero es el tipo de mierda que me molestaría.

Esta es la hoja de datos para esa parte.

0) ¿Son correctas todas sus fuentes de alimentación y las tapas de desacoplamiento?

1) ARM JTAG se realiza convencionalmente con un conector de 20 pines: enlace ; tienes uno de 10 pines y creo que puedes estar confundido entre JTAG y SWD.

2) Soy escéptico de todos esos pull-ups y despliegues, y que TRST no está conectado al programador. También hay una resistencia misteriosa de 10k en serie con ella.

3) ¿Tienes la velocidad de reloj JTAG correcta? ¿Necesita la devolución de TCLK para el programador (esto puede ayudar con los problemas de tiempo)?

4) ¿Sabe que su programador funciona y está configurado correctamente? p.ej. ¿Tiene una placa de evaluación para este dispositivo con el que lo ha probado?

Si estoy leyendo esta hoja de datos para el LED RGB correctamente , es una parte común del ánodo. Sin embargo, el esquema parece mostrar el pin común conectado a GND, que solo funciona con los LED de cátodo comunes.

Por lo general veo un búfer, como un nFET SOT23 DMN65D8L, entre un procesador y un LED de alto brillo. Me sorprende un poco que las características I_OH e I_OL e I_OHS e I_OLS en la sección "Características estáticas" de la sección La hoja de datos del LPC4330FBD144 sugiere que quizás pueda conducir directamente 20 mA LED.