Las siguientes arquitecturas de transistores muestran tres implementación de Dynamic NAND de dos entradas.
Las figuras a-b-c muestran estas arquitecturas de rápida a lenta (velocidad).
Creo que este ejemplo es incorrecto y b-a-c es correcto. ¿Alguien puede ayudarme? ¿Por qué el ejemplo menciona la velocidad de estas estructuras de otra manera?
La pregunta no especifica clock y clockbar. ¿Debemos asumir que la barra del reloj se genera después del reloj? Pero, en los circuitos digitales reales, los relojes se implementan utilizando un árbol. Esto significa que puede subir o bajar el árbol desde un punto, ya sea una inversión. Por lo tanto, clockbar puede ser anterior al reloj.
Pero, asumiré que tanto el reloj como la barra del reloj están llegando a la misma hora y con una polaridad opuesta.
La pregunta no especifica la relación relativa entre PMOS y NMOS. Supondré que son pares.
Ambos A y amp; B tiene una topología similar, excepto que A usa un NMOS para cargar el nodo interno durante la fase baja del reloj, y B usa un PMOS para levantar el nodo interno durante la fase baja del reloj. La precarga de nodos internos en puertas dinámicas se realiza para mitigar problemas debido a la distribución de carga. Las desventajas son mayor área y potencia.
En A, el nodo interno está precargado a la tensión de alimentación, porque un PMOS puede elevarse completamente a un valor alto. En B, el nodo interno está precargado a la tensión de alimentación menos una tensión de umbral, porque el NMOS no puede elevarse completamente a un valor alto.
Entonces, según esta lógica, B es más rápido que A , porque cuando se cambia, A tiene un cargo extra para descargar durante una caída de borde.
C, que siempre es más lento porque hay más conflicto creado por la estructura de doble custodia. Lo que quiero decir con esto es que ambos guardianes luchan para mantener el nodo de salida y el nodo interno en el menú desplegable. apilar en '1' cuando la salida es un '1'.
Entonces, si desea escribir un '0' en este circuito después de la precarga (solo el tiempo dinámico de NAND tendrá un 'retraso', ya que la precarga que causa el aumento de la producción no es suficiente), tiene que luchar contra ambos PMOS que actualmente están tratando de tirar del nodo de salida / nodo interno hasta '1'.
¿Una suposición de por qué tienen A más rápido que B? La señal de la barra del reloj. Si se supone que la barra del reloj se genera a partir del reloj, entonces habrá un retardo de puerta (hay otras formas de generar señales de polaridad opuestas con un cambio de fase mínimo). Esto significa que cuando el reloj aumenta y las entradas intentan desplegar el nodo de salida en el circuito B, existe (por un breve período = retraso del inversor) un NMOS que intenta subir el nodo interno hacia arriba. Esto es contención y ralentizará el circuito.
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