¿Cuál será el valor de la corriente de saturación en este circuito NMOS / PMOS de la serie?

No podría controlar ambas tensiones de drenaje de fuente en serie simultáneamente. Intente extraer este circuito, con las fuentes de voltaje de control en su lugar. Necesitarías controlar ambos FET para tener los mismos Vgs y Vds. Una vez que intente extraerlo, se dará cuenta de que no puede suceder (el simulador de circuito de falstad es bueno para esto, puede sondear V e I, en tiempo real).

Si intenta hacer esto (configure ambos transistores Vgs y Vds simultáneamente), no tendrá un circuito en serie, ya que los suministros de voltaje estarán en paralelo. En esta situación, las fuentes de alimentación generarían / hundirían las corrientes necesarias para que los Vds del FET sean iguales, pero las corrientes iguales no fluirían a través de cada FET.

En serie, habrá más caída de voltaje en el FET que sea más débil. Esto proporciona una corriente igual al FET, que es más fuerte (con una caída menor de Vsd). Si uno (o ambos) FET debe ir a la región lineal para que esto ocurra, lo hará.

Dos transistores en serie con diferentes relaciones W / L se combinan exactamente como resistencias paralelas. Esto tiene sentido porque las relaciones W / L pueden considerarse como una conductancia.

Como dos ejemplos numéricos, considere dos FET similares con el mismo W / L = 2

Si estos FET se colocan en serie, el FET W / L único 'equivalente' es ~ 2 // 2 = 1.

Ahora, considere dos FET similares con W / L de 1 y 2. El equivalente de W / L, si estos dispositivos se colocan en serie y se manejan con la misma señal de puerta, es ~ 1 // 2 = 0.66

Por lo tanto, agregar un FET fuerte impulsado de manera similar en serie con un FET más débil simplemente hace que la cadena sea más débil en general.

Por supuesto, está el efecto del cuerpo (si estos se construyen en el dado, lo que está implícito ya que puede variar el valor de W / L), lo que aumenta el voltaje de umbral de cualquiera de los FET que no tengan su origen en el punto más negativo / Tensión positiva, para NMOS y PMOS respectivamente. Esto se puede considerar como una reducción de la relación W / L. Esto ocurre si tiene dos o más de cualquiera de los tipos en serie (2+ NMOS o 2+ PMOS). Un inversor CMOS no sufre el efecto corporal ya que tanto NMOS como PMOS tienen sus fuentes en los suministros respectivos.

Debido a la conservación del flujo en el sistema, el dispositivo de restricción establecerá la corriente. Esto significa que dominará \ $ V_ {ds} \ $ y \ $ V_ {gs} \ $ para el dispositivo de control. En la siguiente imagen,

Muestrodosdispositivosensaturaciónparacondicionesdesconocidas.Elvoltajeeneldrenajedelprimerdispositivo\$V_{d1}\$esiguala\$V_{S2}\$,ydebidoaqueelflujoseconserva,lacorrienteestarádominadaporeldispositivoconlamayor"pendiente" entre La fuente y el desagüe. Por lo tanto, el mínimo \ $ V_ {gs} \ $ establece la corriente a través del sistema.

El que tenga la relación W / L menor establecerá la corriente total a través de la pila de la serie para la misma \ $ V_ {gs} \ $ en saturación.