La LUT se carga con datos con la lógica de configuración interna. La lógica adicional dentro de la FPGA (lógica dura, no LUT) lee la corriente de bits de configuración (archivo de bits o de bits) desde un chip flash externo o desde la interfaz JTAG y luego la almacena en las ubicaciones correctas dentro de la FPGA. Esto incluye LUTs, bloque RAM, componentes de administración de reloj (PLL, DCM, MMCM, etc.) y la matriz de enrutamiento. Esta rutina de configuración se activa después de cualquier reinicio de todo el FPGA (es decir, Xilinx PROGRAM_B o Altera nCONFIG) y puede cargar el flujo de bits desde varias fuentes diferentes, incluidos JTAG, SPI o chips flash paralelos, un microcontrolador o microprocesador, otro FPGA o CPLD. etc.
La matriz de enrutamiento es lo que interconecta los componentes reconfigurables dentro del FPGA. Se compone de cables horizontales y verticales de varias longitudes e interruptores de interconexión. El cierre de los interruptores correctos permite que las señales se enruten alrededor del FPGA entre los distintos componentes. También existen redes de distribución de reloj dedicadas para distribuir señales de alta velocidad, alta fanoutout y reinicio.
Recomendaría encarecidamente consultar una hoja de datos de FPGA para tener una idea de cómo se implementan estos componentes en un FPGA comercial. Tanto Xilinx como Altera tienen bastante documentación sobre los aspectos específicos de la red de enrutamiento y la construcción de los elementos lógicos.