Estoy diseñando un codificador 8b10b en SystemVerilog. El circuito tiene la capacidad de codificar 1-16 bytes (8 bits / byte) en un solo ciclo de reloj.
Tengo una pregunta sobre el cálculo de la disparidad de ejecución (RD), que es una salida de un solo bit. Entiendo que representa la diferencia entre no. de unos - no. De ceros en una corriente de bits. La disparidad neutral implica que la diferencia es 0.
El cálculo es sencillo cuando la entrada es de un solo byte. Pero si tengo 3 bytes para codificar a la vez, ¿cómo hago para calcular el RD?
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Primero, codifico cada byte separado para formar una salida 30b.
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¿Tomo la salida codificada 30b (3x10) y calculo RD, es decir, RD (fuera [29: 0])?
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- ¿Calculo RD (out [9: 0]), RD (out [19:10]) y RD (out [29:20]) por separado y luego decido si mantener o invertir la RD actual?
Gracias.