Latch-Up en dispositivos CMOS

¿Por qué los voltajes de entrada que más de un diodo caen por encima de VDD o por debajo de VSS provocan un bloqueo?

Porque casi todos los chips CMOS tienen diodos de protección ESD, y esos diodos son parte del proceso de cierre.

Consulte la figura uno de esta nota de aplicación de TI. Muestra el tiristor parásito en una compuerta CMOS típica, incluidos los diodos de protección ESD.

Resumen: vea el pozo / tina / sustrato como la BASE del parásito bipolar.

Ahora decida cuál de las varias otras estructuras puede inyectar carga, y cuándo se recogerá esa carga.

Si hay una caída de 0,5 o 0,6 o 0,7 voltios entre la estructura de "acumulación" y la BASE que suele ser bastante grande, está en riesgo.

Una forma de evitar el bloqueo es CAPTURAR las cargas en nodos de baja resistencia (a menudo Wellties o SubTies) que están tan ampliamente distribuidos que la caída de 0.5 / 0.6 / 0.7 voltios no puede ocurrir.

Por lo tanto, una solución densa, de WellTies y Contactos de Fuente entremezclados, puede ser la solución.

ESTA TOPOLOGÍA FALLÓ.

^{simular este circuito : esquema creado usando CircuitLab}

Otros han dado ejemplos de mecanismos de latchups.
Muchos circuitos integrados modernos incorporan estructuras para reducir los efectos de latchup. Por ejemplo, consulte la sección 2.2 página 5 en TI / Sylvania Latch-Up, ESD y otros fenómenos nota de aplicación que Bimplerekkie citó en su comentario.

Además de los mecanismos específicos más intuitivos descritos en ese artículo, hay Murphy. Si aplica voltaje a un pin del dispositivo a un nivel suficiente para provocar un flujo de corriente a través de rutas distintas a las previstas por el diseñador del circuito, entonces claramente "puede ir a alguna parte y puede hacer algo". "En algún lugar" y "algo" puede que no esté bien definido, pero no es difícil pensar en muchos, "PODRÍA simplemente hacer esto" en escenarios. Entre estos se encuentra la inyección de corriente en nodos que están aislados en operación normal y que pueden no tener una ruta de descarga formal. Dichos nodos aislados pueden cargarse a varios voltajes y luego están disponibles para que Murphy los utilice con el mejor efecto.
La formación de FET espurios de "puerta flotante" o la activación o desactivación de FET formales dentro de un dispositivo puede ocurrir, y algunas veces ocurre.

Los efectos que he visto incluyen:

• Inyección de corrientes de bajo nivel durante el apagado debido a que algunos voltajes de los pines disminuyen más rápido que otros causando la "congelación" de IC: se debe retirar la alimentación durante más de 5 minutos antes de que se reinicien O O todos los pines deben estar "conectados a tierra "- como mínimo sustancialmente por debajo de 0.6V. Este no era el latchup clásico, lo que resulta en una ruta de alta corriente entre los suministros y posiblemente en la destrucción de IC. El IC fue "asegurado" en la medida en que era completamente inoperable, pero no destructivo. Para mí, esto ocurrió en un diseño comercial que utiliza el IC de almacenamiento de voz ISD2500. Era bastante frecuente que el fabricante estuviera interesado en mi solución.
  Mi "solución" era proporcionar un circuito de restablecimiento que causara una fuerte sujeción del riel de suministro de 5V tan pronto como había caído a decir 5V. Esto superó el problema al no permitir que ocurra la causa. .

• Los convertidores ADC (analógico a digital) en microcontroladores dan resultados inexactos o totalmente locos cuando se inyectaron meros microamperios en pines digitales físicamente cerca de los pines ADC en el paquete. Esto ha sido reportado por varias personas.
  Solución: siga la hoja de especificaciones.