Al diseñar los ASIC, los ingenieros pueden utilizar un amplio conjunto de herramientas y enfoques de arquitectura y microarquitectura para la gestión del consumo de energía del chip:
- Registros de retención: registros que tienen una línea eléctrica separada y almacenan datos mientras el circuito no está encendido
- Separaciones de dominio de alimentación: permite la separación del circuito en distintos dominios de alimentación que pueden apagarse independientemente uno de otro
- Separación del dominio del reloj: permite la separación del circuito en distintos dominios de reloj con frecuencias de reloj adaptadas para el rendimiento requerido y el consumo de energía.
- Escala de voltaje dinámico: permite reducir la tensión de alimentación cuando el chip está en modo de "carga baja".
- Escalado de frecuencia dinámica: permite la reducción de la frecuencia de reloj cuando el chip está en modo de "carga baja".
- ajuste dinámico del reloj
- Un poco más
Sé que hay FPGA con capacidad de sincronización de reloj, y recuerdo que leí una vez sobre FPGA que tiene registros de retención, pero ¿son estos los únicos?
Mi pregunta general es: ¿qué capacidades de administración de energía de HW están presentes en los FPGA actuales? No estoy buscando explicaciones de las técnicas (aunque las buenas referencias son bienvenidas), pero solo quiero estar actualizado con las últimas características de FPGA.