Si tenemos un circuito en lógica dinámica:
¿Cuál debería ser el tamaño de los transistores de carga (Qe y Qp)? Sé que aumentar el tamaño mejora la velocidad pero también aumenta la disipación y no afecta la funcionalidad.
Si el ancho de transistor más alto de mi red desplegable (PDN) es \ $ N \ cdot \ lambda \ $, mi tamaño para el transistor de carga sería algo como: \ $ f (N) \ cdot \ lambda \ $?
¡Gracias!
P.S. Referencia de imagen: Sedra, Smith - Circuitos microelectrónicos
En la lógica CMOS estática normal, debe mantener un aumento igual y amp; tiempos de caída porque hay tanto PDN como amp; Redes PUN. Pero en esta lógica dinámica, solo tiene red PDN. Por lo tanto, durante el período de precarga (\ $ \ Phi = 0 \ $), la red PDN está inactiva y la carga a través de PMOS puede ocurrir más lentamente que la lógica CMOS estática. Por lo tanto, el transistor PMOS puede tener un ancho pequeño.
Por ejemplo, considera esta NAND de 2 entradas:
Aquí,eltransistorPMOSseeligeparatenerunanchodeunidad(W)y,porlotanto,tieneeldoblederesistenciadelaunidad(2R),suponiendoque\$\mu_n=2\mu_p\$.PeroparalostransistoresNMOSnecesitamostenerunaunidadderesistencia(R).DadoquehaytrestransistoresNOMSdelaserie,cadaunotendrátresveceselanchodelostransistoresunitarios(3W).Entonceslaresistenciatotalesigualalaresistenciaunitaria(R).
Comopuedever,PMOStieneeldoblederesistenciaquelaresistenciaequivalentedelostransistoresNMOStotales.Asíqueelretrasocrecienteserámayorqueelretrasodescendente.Peronoafectaráelrendimiento,yaquedurantelaprecarga,lasentradasestáninactivas.
PuedeseguirlamismatécnicaparaotrasredesPDN.Esteejemplosetomóde"Diseño CMOS VLSI - Weste & Harris '
Para la lógica CMOS, es posible que desee buscar el tema del "esfuerzo lógico". Esto describe, en detalle, algunas fórmulas para calcular el tamaño de pmos vs nmos para equilibrar los tiempos de subida y caída.
Una regla general es Lp = 2 * Ln, donde Lp es la longitud de la puerta pmos y Ln es la longitud de la puerta nmos. Debería poder caracterizar esto en su software de simulación.
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