Está bien. Me dieron la tarea de diseñar una placa de diseño analógica que contenga muchos opamps, algunos interruptores CMOS y algunos ADC / DAC. También contiene 4 fuentes de alimentación separadas (cada una que suministra + 5V y -5V (+ 5VA1 .. + 5VA4, -5VA1 .. -5VA4, AGND1..AGND)) más alguna lógica 3V3 / DGND.
El espacio era un problema, así que estaba limitado en cuanto a la ubicación y el enrutamiento. Me decidí por 8 capas, mientras que 4 de ellos son planos de poder (todos ellos son planos de división). Los diseñé así:
- Capa superior (Señales en todas las direcciones, componentes)
- MidLayer1 (Señales en dirección horizontal)
- MidLayer2 (Señales en dirección vertical)
- Power Plane 1 (AGND Plane): AGND1..AGND4
- Power Plane 2 (POSitive Plane): + 5V (digital!), + 5VA1 .. + 5VA4
- Power Plane 3 (NEGative Plane): -5VA1 ..- 5VA4, + 3V3
- Power Plane 4 (DGND Plane): DGND (requerido en grandes áreas)
- Capa inferior (señales en todas las direcciones, componentes)
Ahora quería saber cuál sería el apilamiento de capas "óptimo". Las señales no son de alta velocidad, solo algunas señales analógicas de velocidad relativamente baja, relativamente precisas. A menudo, las señales pasarán de arriba a abajo (esto fue necesario debido al espacio limitado), pero generalmente las señales entre OPamps permanecerán en la capa superior o inferior.
Se da la parte superior e inferior, ahora me preguntaba si debería incrustar las capas medias en los pares de potencia, o si debería colocar ambos planos GND en la mitad.
¿Alguna idea sobre esto? También hay algo de lógica digital en la placa, pero es principalmente una comunicación de baja velocidad.