Cruce de línea de reloj de alta velocidad bajo líneas de datos

Si están utilizando dos planos de referencia diferentes, no deben interferir entre sí. Si están en lados opuestos del mismo plano de referencia, no deben interferir. ¿Cómo es tu Stackup?

En una placa de 4 capas no debería tener problemas con interferencias.

Sin embargo, la única cosa a tener en cuenta es que, al igual que la concordancia de longitud, debe considerar la concordancia de impedancia: la impedancia característica de las trazas deberá coincidir con los requisitos de la especificación. Le sugeriría que agregue una región de tierra en la capa de su plano de poder debajo de la que se encuentra el rastro del reloj (extendiéndose un poco a cada lado de la traza para que aparezca como un plano ininterrumpido) de modo que todo coincida con el mismo plano, esto es solo por lo que me han dicho, sin embargo, otros pueden estar en desacuerdo.

Las vías son un problema, ya que pueden causar problemas de desajuste de impedancia a menos que estén diseñados correctamente, por lo que pasar el reloj a través de la placa y viceversa podría causar problemas si no diseñas las vías correctamente. Depende de la frecuencia de lo mal que estén. lo afectará.

Lo que sugeriría es que no se caiga debajo del chip, ya que dificulta mucho el diseño de una vía, ya que queda muy limitado el espacio. En su lugar, lo sacaría como lo hizo con las otras líneas y luego lo soltaría. Cruce debajo de las líneas de datos y luego vuelva a aparecer. De esa manera puedes hacer las vías del tamaño que sea necesario.

Como alternativa, habiéndolo mirado de nuevo, dependiendo de lo que sean los otros pines del BGA, puede ejecutar el reloj en la esquina del QFN (esquina izquierda de la imagen), entonces debería poder para interponerse entre las líneas de datos y entre las patillas del BGA para llegar al pasador del reloj, por lo que no es necesario pasar al otro lado del tablero.

Pero eso depende de lo que hagan los pines del BGA como el reloj tendrá que enrutar entre ellos. Específicamente, cuál es la función de D8, D9, D10, Q9 y Q10. Por ejemplo, si todos están en tierra, no será un problema, ya que podría eliminarlos a todos. Si no se utilizan, de nuevo no es un problema.

Otra opción sería enrutar el reloj por debajo del QFN y salir por la esquina superior, entonces está en el lado correcto. Si el pad QFN está molido, puede hacer esto, ya que el acoplamiento entre la traza del reloj y las líneas de datos a lo largo de la corta distancia a la que cada línea pasará el reloj debería ser insignificante. No sería mi primera opción, pero puede ser una opción.

Ese reloj no es realmente tan rápido como el bus de video es paralelo en ese punto. Probablemente esté mirando a < 220MHz o algo así, suponiendo que sea el AD7511 habitual.

Mi primer instinto es ver si no podría poner una bola más conveniente en el FPGA, la capacidad de hacerlo es, después de todo, la gran virtud de las cosas.

Si no puede hacerlo, coloque un par de 0402 tapas de desacoplamiento justo al lado de cada vía para proporcionar una ruta de retorno, y luego juegue con la fuerza de la unidad para obtener el jitter dentro de las especificaciones.