Durante las operaciones normales, CLK siempre se activa, mientras que CMD y DATA son bidireccionales.
CMD debe levantarse ya que los marcos comienzan con un bit de inicio bajo y finalizan con un bit de parada alto.
DATOS [0] se usa como una señal de ocupado y también debe ser alto.
Las otras líneas de datos DATOS [1: 3] podrían dejarse desconectadas, pero es mejor cuando la E / S de CMOS no se deja en el estado "intermedio" de alta impedancia. Se debe usar un pullup o guardián débil, los que están dentro del FPGA pueden ser suficientes.
Mientras el reloj no oscile mucho durante el encendido, puede dejarse como está. Hay una larga secuencia de inicialización que necesita muchos ciclos de reloj (a 400 kHz ...) de todos modos.
Los pull-ups en los FPGA generalmente no están diseñados para polarizar componentes externos, solo los pines FPGA propios. Así que una resistencia externa es mejor.
Las resistencias en serie (por ejemplo, 50 ohmios) permiten reducir los excesos y los fallos. Es particularmente útil para el reloj. También puede establecer una corriente de salida baja para los pines FPGA (pero degradará el retardo Tdo).
Finalmente, los adaptadores SD a microSD son completamente pasivos (como los adaptadores PCMCIA a CompactFlash ...)
Hay algunas explicaciones en este antiguo documento de SanDisk: enlace