Desajuste de impedancia cuando las capas de señal internas cruzan múltiples planos de potencia

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Me preocupa que pueda tener algunos problemas de desajuste de impedancia en mi diseño.

Tengo un PCB de 8 capas dispuesto como Sig-Gnd-Sig-Pwr-Pwr-Sig-Gnd-Sig, excepto que los planos de potencia internos tienen divisiones que se ejecutan a través de las capas de señal internas. Entonces, desde una almohadilla de E / S, una traza de señal podría cubrir 5 mm sobre un plano de potencia y 5 mm sobre otro antes de llegar a un punto donde pueda tener planos de tierra en ambos lados, este es el peor de los casos y muchas señales internas tienen disparos más cortos y / o solo cruzar un plano.

Cada traza de señal tiene un plano de tierra continuo e ininterrumpido en un lado, pero las capas internas tienen planos de poder rotos en el otro lado. Es para un gran BGA FPGA (un Stratix V) y las almohadillas de alimentación IO están justo en el medio de las almohadillas de señal IO, así que estoy un poco atascado en ese sentido. Todas las pistas son de 0.125 mm (~ 5 mil) y cada capa dieléctrica tiene 0.2 mm (~ 8 mil).

Con las velocidades de reloj llegando a 600-800MHz, ¿es probable que tenga algún problema importante de desajuste de impedancia / integridad de la señal cuando las pistas cruzan los planos de potencia?

Esto es para un proyecto de hobby, por lo que no puedo permitirme agregar más capas (el precio sube casi 6 veces) o cambiar el ancho de las pistas (no hay suficiente espacio). Para enrutar todas las IO que necesito, cada pista ya tiene el ancho mínimo que permite la fábrica (con una impedancia ya un poco en el lado alto). Una vez fuera de debajo del chip, las pistas pasan al ancho correcto y tendrán planos de tierra intactos en todas partes. Es solo el primer 10 mm debajo del chip donde las pistas se cruzan con los aviones de poder por lo que estoy preocupado.

EDITAR: para todos los que sugirieron que cambiara el apilado y / o trazo ancho / espacio, no estoy haciendo esto como parte de un producto comercial, los circuitos en euros fueron los únicos fabulosos (que yo sepa) eso haría que un tablero de 8 capas a un precio que pudiera pagar (170 euros por un panel de 75x75 mm), reducir el ancho de la traza / el espaciado o cambiar la pila aumentara el precio a casi 1400 euros para el mismo panel que es lejos más de lo que puedo permitirme lanzar en este proyecto.

    
pregunta Sam

1 respuesta

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Lo que puedes hacer es algo parecido a esto:

  • Top Copper
  • dieléctrico de 2.5 mil.
  • GND
  • z mil dieléctrico
  • señal
  • x mil dieléctrico
  • PWR
  • y mil dieléctrico
  • PWR
  • x mil dieléctrico
  • señal
  • z mil dieléctrico
  • GND
  • dieléctrico de 2.5 mil.
  • Cobre inferior

Minimiza y y maximiza x. Elija z para obtener 50 ohmios con un rastro de 4 mil en las capas de señal internas. Si x es mucho más grande que z, entonces las capas de señal internas se referirán más fuertemente a GND que a PWR. Si no necesita trazas de 50 ohmios (si puede aceptar menos de 50 ohmios), puede reducir aún más las dimensiones de 2,5 miligramos y mil miligramos.

Debes encontrar una calculadora de pila en línea y jugar un poco con ella. También hay restricciones en el espesor total de la placa. El grosor "estándar" es de 0.063 ", que es más o menos de 1,6 mm. Si se desvía demasiado de esto, puede hacer que el ensamblaje de la placa sea más difícil para el centro de ensamblaje (verifique antes de comprometerse).

    
respondido por el mkeith

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