Técnicas de diseño del circuito del reloj

• Señales eléctricas en PWB con e = 4.2 el retardo es de aproximadamente 5 ns / m. Su 5 "= 127 mm o 0.127 m, por lo que la demora prop. De 0.63nS es despreciable.

añadido: el aislamiento de PVC de la envoltura de alambre awg30 tiene aproximadamente el mismo e = 4 y par trenzado 8 ~ 10 giros / ", según recuerdo, es de alrededor de 150 Ω, impedancia característica. No es tan importante en estas velocidades lentas, pero no agrupan las señales de cable de WW. Crosstalk puede hacer que una red de punto de punto grande falle con el cable de WW. (Tuvo una mala experiencia en 1978, la tecnología de aeronaves tuvo que volver a cablear el backplane desde paquetes de WW apretados a puntos directos aleatorios). apunte el cableado para eliminar las interferencias en las interferencias para que mi diseño funcione.)

• El retraso de la prop es un factor de sqrt (e) / c donde c es la velocidad de la luz = 3 * 10 ^ 8 m / s

• Algunas personas calculan sqrt (4.2) / c = 7 nS / m, pero la permitividad o la constante dieléctrica, e cae a medida que aumenta la frecuencia o el tiempo de aumento inverso, por lo que la mayoría del retardo de la propulsión FR4 es 5 ns / m .

agregar: lo mismo ocurre con la permitividad del PVC

• En general, evite las curvas de 90 grados en los relojes de alta velocidad, pero es posible que su reloj no sea de alta velocidad (rango de < 30 ns). __ /

• Coloque una trayectoria de protección del suelo a ambos lados de la pista en un plano horizontal o vertical. Compruebe su capacidad de fanout del controlador del reloj. Es posible que 555 deba ser almacenado en búfer con '04

• Si desea libros sobre reglas de diseño para el diseño, existen estándares internacionales de IPC para tamaños de almohadilla para varias piezas y métodos de soldadura, y muchas guías de DRC útiles.

Encontré esto justo ahora, y pueden ser útiles;

Diseño de la placa enlace

diseño EMI enlace

A 500 kHz, tiene un período de reloj de 2 us, y no tiene que preocuparse por los tiempos de configuración.

Suponiendo que está utilizando una potencia de 5 V, el suministro de la pieza a la que hizo referencia tiene un tiempo de retención de 40 ns (min) y un retraso de propagación de ... bueno, no especifican un mínimo, pero implican un mínimo de unos 93 ns (para ninguna carga capacitiva). Eso da una holgura de 50 ns entre el tiempo que el segundo registro de desplazamiento registra en su entrada y el tiempo en que cambia la salida del primer registro de desplazamiento, invalidando la entrada del segundo registro de desplazamiento.

Si solo mantiene sus líneas de reloj razonablemente cortas, no debería tener ningún problema con este diseño.

Si tiene problemas, luego regrese y averigüe cómo minimizar la impedancia de la línea del reloj (mantenga un cable a tierra paralelo a cada cable del reloj), y finalmente, si eso no funciona, comience a preocuparse sobre cómo encaminar el reloj: la contra propagación en relación con la dirección del flujo de datos es probablemente la mejor, pero en realidad con 50 ns de holgura no debería importar en absoluto.

EDIT

Wouter tiene toda la razón (en un comentario a su propia respuesta) de que debe evaluar el "retardo de propagación mínimo contra el tiempo de retención de datos máximo requerido". Y que nada en la hoja de datos garantiza que el circuito funcionará.

Sin embargo, también debemos tener en cuenta que la hoja de datos proporciona una fórmula (típica) para el retardo de propagación en función de la capacidad de carga: 93 ns + (0.55 ns / pF) CL (para el peor de los casos: t_PLH a 5 V Vdd ). Eso significa

1. Necesitaría tener una capacidad de carga de 0 para (típicamente) obtener un retraso de propión tan bajo como 93 ns. Este número solo es típico, por lo que es posible que vea números ligeramente más bajos de vez en cuando. Pero lo más probable es que no veas que el número se reduzca a la mitad.

2. Si no funciona, puede agregar un pequeño capacitor a la salida para aumentar la demora. Puede que no obtenga exactamente 0.55 ps por pF de ajuste, pero simplemente no obtendrá ningún ajuste en absoluto.

Supongo que, dado que está usando cableado punto a punto, este es un circuito único y un ajuste manual es una opción razonable. Para un producto de producción masiva, desearía una solución mucho más segura que esta.

EDIT 2

1. En algún lugar que mencionaste usando buffers (plural) para controlar las entradas de reloj de tus registros de turnos. Tenga en cuenta que las diferencias en el retraso de la propagación entre dos búferes causarán una diferencia de tiempo mucho mayor entre los relojes en sus diferentes registros de turnos que casi cualquier cosa que tenga que ver con el diseño.

   Si te importa sincronizar tus registros simultáneamente, te recomiendo que uses un búfer one para conducirlos a todos. Pero asegúrese de que su búfer pueda manejar la carga capacitiva combinada de todos los chips que está manejando.

2. Trabajando a 500 kHz y en un circuito que tiene 5 "en su dimensión más larga, los efectos de transmisión como stubs y shunts serán completamente indetectables. Este circuito puede diseñarse de manera totalmente satisfactoria considerando los cables de interconexión como elementos RLC agrupados (principalmente C).

   Si haces algo tan loco (como pasar el cable por la habitación antes de volver a su destino) que importa la impedancia de la línea de transmisión, tienes un problema porque las salidas CMOS no están diseñadas para controlar las líneas de transmisión. Por el amor de Sweet Baby Ralph, no diseñe en exceso lo que no tiene que ser diseñado en exceso.

3. EMC. Nuevamente, a 500 kHz y 5 "de diámetro de circuito, es muy poco probable que tenga algún problema. La forma más fácil de causar un problema aquí es sobre-diseñar sus chips de búfer para que sus señales tengan tiempos de subida / bajada más rápidos de lo que necesitan, en cuyo caso podría tener un problema de emisiones. Si te limitas a los buenos y lentos bordes del reloj (pero no demasiado lento, ten en cuenta la especificación máxima de velocidad de giro recomendada que señaló Tony), estarás bien.

Teóricamente, su diseño no funcionará porque el chip requiere un tiempo de retención de datos distinto de cero (período en el que los datos de entrada deben ser estables después del borde del reloj activo), mientras que la salida del chip anterior no tiene garantía Retardo mínimo de salida de datos (desde el borde del reloj activo hasta la salida).

Si se trata de un problema en la práctica, depende del retraso real de salida de datos. Tenga en cuenta que esto no tiene NADA que ver con la frecuencia de reloj.

Si tiene un problema, hay varias soluciones posibles. Lo mejor es usar un chip que tenga una salida de datos con retraso especial, destinado para el encadenamiento (que la salida cambie con retraso, o incluso en el borde opuesto del reloj). Ejemplo: CD4094 , p3 de la hoja de datos muestra el registro adicional cronometrado por el reloj invertido, para obtener un medio -la salida retardada adecuada para el encadenamiento.

La segunda mejor opción es usar un chip que tenga un requisito de retención de datos de cero. El 74HC595 , p11, tiene un tiempo de retención típico de -2, pero tenga en cuenta que el mínimo es +3 . Curioso, un mínimo que es más grande que el típico, pero tiene sentido. Esta sugerencia se puede combinar con la siguiente sugerencia.

La tercera mejor opción es retrasar el cambio de datos (resistencia en serie y / o condensador a tierra) y / o hacer que el reloj comience en el registro de desplazamiento más descendente (por lo que los SR estarán sincronizados). (Este enfoque es, en el mejor de los casos, una medida provisional).

Una alternativa que tiene algún impacto en el diseño es invertir el reloj para cada otra SR (= alimentar los chips con números impares con el reloj invertido). Hay una discusión sobre este enfoque en SE, pero no recuerdo dónde. Te pierde algunas salidas SR.