Si bien puede realizar una prueba de este tipo a menos que intente manejar MISO en conflicto, y una falla observada podría ser significativa, el éxito en dicha prueba de bucle invertido tiene un significado limitado.
Además de los problemas analógicos, una interfaz SPI es fundamentalmente una lógica con estado . Para que el esclavo produzca bits en respuesta al reloj maestro, debe ocurrir una de dos cosas:
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El esclavo recibe el reloj maestro después de la propagación y los retrasos analógicos, y utiliza directamente una versión almacenada en búfer para registrar un registro de datos que responde al maestro después de los retrasos internos, analógicos y de propagación.
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El esclavo muestra el reloj maestro con un reloj interno más rápido, y usa que para habilitar y internamente cronometrado registro de datos que responde. Por lo tanto, además de los retrasos anteriores, hay un jitter de muestreo y posiblemente uno o más periodos internos de avance del estado necesarios para generar una respuesta. Esto es particularmente común para las MCU que funcionan como esclavos SPI.
Cualquiera de las anteriores podría ser lo suficientemente alta como para hacer que los datos de respuesta lleguen después de el borde del reloj en el que el maestro los muestreará, o con suficiente anticipación para satisfacer una requisito de tiempo de instalación.