VHDL: ¿Existe una herramienta que genere automáticamente las señales (para uso en testbench) y una instanciación de componentes si se proporciona una entidad?

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Al escribir bancos de prueba, es una rutina tomar la entidad que queremos probar, reemplazar la palabra entidad con componente y colocarla en la arquitectura de tetsbench antes de comenzar. Luego, cree señales con el mismo nombre que los puertos en este diseño para probar y luego cree una instancia de componente donde hacemos el mapa de puertos y el mapa genérico.

No es mucho trabajo, pero se vuelve molesto cuando se tiene que hacer una y otra vez, ¿ciertamente debe existir una herramienta que pueda generar este texto automáticamente?

    
pregunta quantum231

1 respuesta

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Emacs con modo VHDL puede hacer eso: coloca el cursor dentro de una entidad, elige 

VHDL-> Port -> Copy

entonces 

VHDL-> Port -> Paste as Testbench

genera una arquitectura de banco de pruebas con entidad, arquitectura, señales, instancia, generador de reloj y proceso de estímulos. La apariencia y el entorno de testbench se pueden definir en las opciones del modo vhdl: 

| [-]-\ Group Vhdl Testbench
|     |--- Option Vhdl Testbench Entity Name
|     |--- Option Vhdl Testbench Architecture Name
|     |--- Option Vhdl Testbench Configuration Name
|     |--- Option Vhdl Testbench Dut Name
|     |--- Option Vhdl Testbench Include Header
|     |--- Option Vhdl Testbench Declarations
|     |--- Option Vhdl Testbench Statements
|     |--- Option Vhdl Testbench Initialize Signals
|     |--- Option Vhdl Testbench Include Library
|     |--- Option Vhdl Testbench Include Configuration
|     |--- Option Vhdl Testbench Create Files
|     |--- Option Vhdl Testbench Entity File Name
|     '--- Option Vhdl Testbench Architecture File Name
    
respondido por el Marc

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