Tengo un módulo VHDL que aplica un algoritmo de orden aleatorio a una entrada de 64 bits y genera el resultado de 64 bits.
Necesito pasar esta salida de vuelta a través del módulo exactamente 4 veces, me preguntaba si había una manera de hacer esto de forma asíncrona, ¿o necesito un reloj y un contador para hacer que esto funcione?
Gracias.
De manera realista, necesita un reloj y un contador, porque no puede garantizar que todos los 64 bits estarán disponibles al mismo tiempo.
(El diseño asíncrono en los FPGA no es imposible, pero no es compatible con las herramientas y lo hace extremadamente difícil)
No veo el problema de hacer esto de forma asíncrona (combinatoriamente), simplemente conectando cuatro unidades de este tipo en serie. (¿Pero tal vez no entiendo la pregunta? Si no puede tener más de una unidad instanciada, esto por supuesto no será posible).