Supongamos que necesitamos diseñar una PCB de señal mixta con 2 circuitos integrados rápidos (tr_min = 1ns) que funcionen a diferentes niveles de voltaje (3.3V y 4V). Sin embargo, hay otros niveles de voltaje en la PCB (5V, 12V) con señales de baja velocidad. El diseño debe hacerse en una capa de 4 (es decir, sig-gnd-pwr-sig).
¿Qué nivel de voltaje se debe usar en el plano PWR?
Si, por ejemplo, PWR = 3.3V, la ruta actual del IC de alta velocidad de 4V en la capa inferior sería GND o 3.3V PWR? Creo que sería el plano GND. Entonces, si tenemos en cuenta PDN, lo que Rolf dice entonces 6 la capa sería más apropiada (es decir, sig-gnd-pwr-gnd-pwr-sig). Según Olin , podríamos eliminar el plano PWR y usar un plano GND como ruta de retorno para cada señal en PCB. Por lo tanto, mi stackup sería (sig - local gnd / sig - gnd - sig). Veo alguna contradicción en esos dos enfoques.
Para una discusión más detallada, si se usa alguna herramienta PDN para mantener la impedancia por debajo de algún valor de, por ejemplo, 0-180MHz, ¿dónde deberían ubicarse los condensadores de desacoplamiento?
Hay muchos de ellos, más de 60-70, por lo que es imposible localizarlos a todos cerca y alrededor del caso LQFP. ¿Está bien distribuir el resto por todo el tablero?
¿Cuáles son tus pensamientos?