Arquitectura de un solo problema y doble problema

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Estoy estudiando la arquitectura PowerPC en el MPC5644B. Los documentos de Freescale mencionan que es una arquitectura de un solo problema.

La hoja de datos indica lo siguiente, 

• e200z0h single issue, 32-bit core Power
Architecture compliant CPU
— Up to 80 MHz
— Variable length encoding (VLE)
— Supports Nexus3+

Hice algunos foros de búsqueda y lectura de Google, esto parece ser una especie de arquitectura de Harvard Mixta, pero no estoy seguro de qué es exactamente. Si alguien pudiera ayudar, sería altamente apreciado.

    
pregunta ArunMKumar

2 respuestas

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El procesador

problema único es básicamente una instrucción, un ciclo de reloj .

Cada ciclo de reloj sucede una cosa. Básicamente, en un procesador canalizado, la tubería se desplaza hacia abajo una muesca y se lee una nueva instrucción de la memoria. Eso, por supuesto, es más eficiente. Algunas instrucciones pueden tardar más de un ciclo de reloj en ejecutarse, por lo que la tubería se atascaría. Pero asumiendo que todas las instrucciones toman solo un ciclo de reloj para ejecutarse, entonces por cada tic del reloj lees solo una instrucción de la memoria.

Eso, en su forma más eficiente, se llama tener "A CPI of 1", o "Un reloj por instrucción".

Eso básicamente cubre la mayoría de las CPU normales.

Ahora imagine una CPU que pueda ejecutar dos instrucciones para cada tic del reloj: diga una en el flanco ascendente y otra en el flanco descendente del reloj. Entonces, para cada tic del reloj estás ejecutando 2 instrucciones, extrayendo 2 instrucciones de la memoria, etc. Esto se denomina problema dual , ya que se trata de emitir dos instrucciones por tic del reloj.

En esta situación, es posible obtener un CPI de 0.5, o la mitad de un reloj por cada instrucción.

    
respondido por el Majenko
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Un solo problema simplemente significa que la CPU no es "superescalar", no puede ejecutar más de 1 instrucción por ciclo.

El aspecto del problema Único / múltiple es independiente de la idea de que la CPU puede tener una instrucción compartida / bus de datos o tener uno separado (también conocido como Harvard), o la ejecución de funciones en orden o fuera de orden.

El MPC5644B tiene solo un núcleo de CPU, un núcleo superPCca e200z4d PowerPC de doble problema, mientras que el MPC5644C tiene un núcleo en chip de e200z4d y e200z0h (que es un solo problema).

De todos modos, mire las hojas de datos de Freescale "MPC564xB-C: MCU Qorivva de 32 bits para el módulo de control del cuerpo y aplicaciones de puerta de enlace".

enlace

    
respondido por el TEMLIB

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