Por lo que yo sé, esta es una implementación incorrecta de una compuerta AND, ya que cuando la lógica es alta, los dos transistores FET de tipo N irán a un estado abierto, dejándolo flotando. Estoy dudando de mi comprensión, ¿alguien puede aclarar?
De
Permítanos analizar su circuito.
Cuando ambas entradas están bajas, el PMOS está activado, el NMOS está apagado, la salida está limitada por el PMOS.
Cuando ambas entradas son altas, el NMOS está activado, el PMOS está apagado, el NMOS está atado a la salida.
Cuando una entrada es alta y otra es baja, p. ej. A = 1, B = 0, el PMOS más a la derecha está activado, mientras que el más a la izquierda está desactivado, el NMOS superior está activado pero el NMOS inferior está desactivado, por lo que la salida está limitada por el PMOS más a la derecha y ningún transistor puede intentar vincularlo Alto, por lo que el circuito sigue funcionando.
Si elaboras la tabla de verdad, verás que el circuito es de hecho un puerto AND.
Sin embargo, el circuito tiene un problema: emplea PMOS para el lado bajo y NMOS para el lado alto. Si usa transistores con un voltaje de umbral alto cuando intenta encenderlos, con Vgs = 0, no están realmente encendidos, están en la región del umbral inferior y conducen solo un poco más que un transistor con un negativo (desde el punto de vista normal) voltaje de compuerta que se aplicaría dependiendo de la polaridad MOS) compuerta a voltaje de fuente.
El problema se puede resolver utilizando dispositivos con un voltaje de umbral negativo, de modo que Vgs = 0 sea suficiente para activarlos por completo.
Tenga en cuenta que, de forma estática, tener transistores en la región ST puede no ser un gran problema, pero puede llevar una corriente más baja de lo normal, lo que resulta en transitorios más lentos de la salida, especialmente con cargas capacitivas.
Creo que deberías ignorar este circuito ya que tiene poco sentido. He visto muchos diseños de compuertas AND de diferentes fabricantes de circuitos integrados y ninguno de ellos usa este esquema.
¿Por qué? Debido a que los transistores PMOS y NMOS se intercambian por alguna extraña razón.
Esto es lo que parece una puerta AND correcta:
Observe cómo se conectan todas las mascotas de PMOS en el lado superior del circuito, conectándose a VDD, no a tierra / VSS-.
Al igual que Vladimir escribe en su respuesta, realizará alguna función. ¡Pero no recordaría esto como la implementación adecuada de una puerta AND!
En la conferencia hay un dibujo de un diseño al lado del circuito. En él, el Nwell está conectado a VSS-, eso es simplemente INCORRECTO El Nwell debe tener un sesgo positivo para que el diodo Nwell-Substrate esté en modo inverso.
En mi opinión, esta conferencia fue hecha por alguien que no entiende completamente el tema, lo cual es decepcionante. Creo que esta persona asume que un PMOS siempre está ENCENDIDO cuando la compuerta está en un voltaje bajo (y NMOS con un voltaje alto). Pero este no es el caso, el comportamiento es más complejo que el que cualquier diseñador de CMOS analógico pueda decirle.
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