El punto es, por supuesto, la velocidad.
Actualmente hay tres versiones de PCI Express con una cuarta versión en desarrollo. La versión 1 usó una tasa de señalización en serie de 2.5GHz. Por lo tanto, si se utilizara una tarjeta / zócalo de ancho x1, el ancho de banda de señalización máximo es de 2.5G * (10 bits para 1 byte) = 250MB / s. Se señalizan 10 bits para 8 bits de datos, por lo que la eficiencia es del 80%. Por supuesto, hay pares de cables TX y RX para la comunicación en cada "ancho" o "carril" de la ranura, por lo que una ranura x1 tiene 1 ruta TX y 1 ruta RX, ya que es "línea". Las ranuras de ancho x2 rara vez se ven en mi experiencia. x4 es 4 carriles TX y 4 carriles RX, permitiendo 250MB / s * 4 = 1GB / s. x8 slot = 2GB / s. Ranura x16 = 4GB / s.
PCIe v2.0 duplicó la velocidad de señalización de 2.5GHz a 5.0GHz, lo que por supuesto duplica todos los anchos de banda anteriores.
PCIe v3.0 no pudo duplicar la velocidad de señalización, pero la elevó a 8.0GHz. También cambiaron la especificación para incluir menos bits de verificación, enviando 130 bits por 128 bits de datos, aumentando la eficiencia a 98.46%. ranura x1 = 8.0G * (128bits / 130bits) = 985MB / sa x16 slot = 15.754GB / s.
PCIe v4.0 todavía se está especificando, pero en 2017, pretende aumentar la velocidad de señalización hasta 16.0GHz, duplicando efectivamente las velocidades de v3.0. El esquema de codificación no ha cambiado (todavía).
Agregado (para responder una pregunta refinada):
Este enlace explica por qué los enlaces serie son más rápidos que los paralelos, y esencialmente dice que los enlaces paralelos se ven más afectados por los problemas de demora de propagación y de interferencia, ya que las velocidades de reloj aumentan, lo que limita su velocidad. Los enlaces serie utilizan un sistema de transmisión "diferencial" o "de fase opuesta", donde se utilizan dos cables para cada enlace TX y RX. Los cables se conducen con voltajes de polaridad opuestos, de manera que el receptor solo necesita detectar si las señales son de una u otra forma, lo que casi elimina los problemas que afectaban a los enlaces paralelos. Esta es la razón por la que los enlaces seriales pueden ir al rango de gigahertz, y los enlaces paralelos son mucho más limitados.
Y de lo mencionado Artículo de Wikipedia , "Los datos transmitidos en enlaces de varios carriles están intercalados, lo que significa que cada byte sucesivo se envía por carriles sucesivos. La especificación de PCIe se refiere a este intercalado como separación de datos. Si bien requiere una complejidad de hardware significativa para sincronizar (o descifrar) los datos segmentados entrantes, la segmentación puede reducir significativamente la latencia del byth n en un enlace. "
AndrewM tiene que decir, " La respuesta es que los enlaces en serie de varios carriles conectan los bytes a través de los carriles en el remitente y los almacenan en la memoria contigua en el receptor (según corresponda). Esto mantiene la resistencia a las diferencias de tiempo de propagación, al tiempo que aumenta el ancho de banda. "
De modo que los datos están a rayas , al mismo tiempo, bajan todos los enlaces al mismo tiempo. Por lo tanto, los datos se dividen en bloques y se envían, en paralelo (más o menos, el trabajo del receptor para sincronizar los datos), bajando todos los enlaces disponibles. es una forma de paralelización ... solo usando enlaces seriales.