¿Me parece que la activación del borde deja cada circuito en un estado inconsistente?

Es difícil entender qué estás preguntando sin algún tipo de diagrama de tiempo.

Sin embargo, intentaré adivinar cuál es tu problema:

Hay un amplio uso indebido e intercambiable de los términos "latón cerrado", "flip flop" y "flip-flop disparado por el borde". El esquema que proporcionó no es un flip-flop disparado por el borde JK, sino un pestillo con compuerta JK, comúnmente conocido como flip-flop JK.

A diferencia de los flip-flops activados por flanco que cambian de estado solo en el flanco ascendente de la señal del reloj, los cierres bloqueados pueden cambiar de estado durante toda la fase positiva de la señal del reloj. Esto significa que si las entradas J o K cambian mientras el reloj está alto, la salida del pestillo con compuerta también puede cambiar (lo que no es cierto para los flip-flops activados por el borde).

Sin embargo, si las entradas J y K se mantienen constantes durante una fase positiva del reloj, la salida del cierre sincronizado JK se establecerá en un valor conocido (con una excepción que se describe a continuación), que puede derivarse de los valores de J , K y Q en el flanco ascendente del reloj. NOTA: el hecho de que estemos viendo los valores de las señales en el flanco ascendente no implica que este cerrojo sincronizado JK se active por flanco, porque asumimos que las entradas no cambiarán durante la fase positiva del reloj. / p>

Ahora, para su pregunta: parece que no puede comprender cómo exactamente la salida puede establecerse en un valor conocido (y determinista), teniendo en cuenta los dos bucles de retroalimentación presentes. Bueno, la única forma en que puede convencerse es asumir algunas condiciones iniciales en la salida y rastrear lo que sucede para cada posible combinación de entradas (excepto J = 1, K = 1).

Los dos puntos siguientes te harán la vida más fácil:

1. Si bien la implementación con compuertas NAND es el área más efectiva, con el fin de comprender los conceptos, es mejor investigar este circuito (funcionalmente equivalente):
2. Tengaencuentaquecuandoelrelojestáalto,lassalidasdelascompuertasANDestarándeterminadasporlosvaloresdelasentradasJyK,yelvalordeQ.Estosignificaquepuedeborrarlaseñaldelrelojdeldiagramaparapodercomprender¿Quéestápasandodurantelafasepositivadelreloj?

EDITAR:Entonces,¿quépasaconJ=1,K=1caso?Bueno,enestecasoJKgated-latchseconvierteenunmultivariador(esperoqueeltérminoseacorrecto):sussalidascambiaránperiódicamentedurantelafasepositivadelreloj.Enloscircuitoslógicos,estacombinacióndeentradasesilegal,porlotanto,laprácticahabitualesunirlasdelasiguientemanera(loquesedenominaDgated-latch):

Tenga en cuenta que no hay necesidad de retroalimentación en este circuito, porque las salidas están completamente determinadas por el valor de la entrada D.

Para construir el flip-flop JK desencadenado por el borde, uno puede poner dos Jated gated-latches en serie de la siguiente manera (también hay otras configuraciones). Tenga en cuenta que las rutas de retroalimentación son desde la salida del segundo pestillo cerrado hasta la entrada del primero:

Enestaconfiguración,nohaymásrestriccionesenJ=1,K=1combinacióndeentrada:estacombinacióndeentradassignifica"alternar la salida". El llamado flip-flop disparado por el borde T generalmente se deriva del flip-flop desencadenado por el borde JK anterior al vincular las entradas J y K juntas.

El flip-flop JK básico sufre un problema de tiempo llamado carrera donde el pulso de disparo es demasiado largo y el circuito envía señales confusas, que es lo que creo que estás describiendo.

Para evitar esto, el disparador o el pulso del reloj deben mantenerse muy cortos para que vuelva a '0' antes de que el cambio en la salida se pueda propagar de nuevo a las puertas de entrada.

Laoperacióndelflip-flopJ-KsepuedemejoraragregandounsegundoflipflopR-SyseconocecomoJ-Kmaestro-esclavo.

En el flanco ascendente de la señal del reloj, los valores de entrada J y K se propagan y almacenan en el flipflop maestro, mientras que el flipflop esclavo (que está controlado por el reloj invertido) permanece sin cambios. En el flanco descendente de la señal de reloj, los valores de salida de los flip flops maestros se propagan y almacenan en el flipflop esclavo, que a su vez controla las salidas Q del flipflop y No Q.

La mayoría de los circuitos reales usan flip-flops D, que tienen dos restricciones relevantes: un tiempo de "configuración" durante el cual la señal debe ser constante antes de que llegue el borde, y un tiempo de "retención" después del borde durante el cual no llega .

El diseño se simula y ajusta para que cada señal llegue dentro del tiempo de configuración y no antes del tiempo de espera. Sí, puede insertar un elemento de retardo (por ejemplo, un par de inversores) para cumplir con las restricciones de retención.

Algunos diseños de D-flop pueden tener un tiempo de espera cero, por lo que tan pronto como llega el borde, su entrada se bloquea y se mantiene estable.

("El borde dura un nanosegundo": ¡me parece bastante alto!)

Los flip-flops maestro-esclavo, la conmutación sincronizada temporizada y similares existen por una razón. El disparo por flanco puede diseñarse para que sea estadísticamente altamente confiable en la práctica, pero los peligros y las deficiencias son bien conocidos. El desencadenamiento de bordes y el funcionamiento asíncrono suelen ser más baratos y más fáciles de diseñar en general. Como en la mayor parte de la vida, es una compensación entre muchos factores y puede hacerse funcionar "suficientemente bien" en muchos casos. Será menos probable que lo encuentre en soporte vital y amp; Sistemas de control de incendios y, se espera, lanzadores de satélites.