Si el DAC capacitivo en el ADC usa Vref, ¿no emitirá una señal de 0 a Vref al comparador? ¿Cómo funcionaría el comparador si la señal de entrada es mayor que Vref, ya que siempre emitiría todos los 1's?
El AD7914 permite que la entrada del ADC sea 0 a Vref o 0 a 2xVref cambiando un bit en un registro.
¿Utiliza un divisor interno de resistencia para reducir la entrada a la mitad?
Para el complemento de 2 o las conversiones de SAR no firmadas, utilice siempre el "voltaje restante" / 2 para diezmar el siguiente bit. Así que creo que el uso de Vref / 2 como nivel de comparador para la conversión de SAR es normal y la entrada a escala completa es 0 a Vref. es decir,
En este chip Vref = 2.5V y la lógica admite suministros de 3V y 5V, sin embargo, si el usuario establece 1 bit en un registro para indicar que se va a usar 2xVref, es decir, entrada analógica de 0 ~ 5V, entonces la fuente lógica DEBE ESTAR 5V. Esta característica evita que el comparador tenga que hacer un cambio de nivel hacia abajo y evita la sobretensión en el lado lógico donde el comparador analógico controla la lógica en pasos sucesivos de registro de aproximación (SAR). Por lo tanto, la entrada del comparador de rango de entrada analógica no debe exceder el suministro lógico.