¿Cuándo se puede usar una celda estándar optimizada para cero capacitancia de cableado?

Esta es una de esas áreas sin sentido que te encuentras. Dentro de un IC hay una inductancia muy mínima, por lo que terminas con retrasos dominados por RC y no por RLC. Si tienes RLC, obtienes la propagación de la ecuación de onda y, por lo tanto, debes lidiar con las líneas de transmisión y los reflejos, etc. casos raros con carreras muy largas).

De hecho, aparece en esta página y mira el controlador V4 que está "optimizado" para carga de cable cero. Los controladores O / P son idénticos a los del otro dispositivo de disco mínimo, lo que indica que no se está realizando ninguna coincidencia. La única diferencia real es que han reducido los anchos de P en la celda lógica para que la \ $ T_ {rise} T_ {fall} \ $ ya no coincida.

La celda inferior es la "optimizada" (recorte tomado de ese enlace):

Tener una celda como esa puede ser útil, pero no por las razones expuestas. La capacitancia es capacitancia es capacitancia en función de cómo lo manejas.

Miraría dentro de la celda y revisaría el tamaño del transistor para asegurarme de que no hayan hecho algo raro.

Cuando las puertas están físicamente juntas, la carga del cable es muy pequeña en comparación con la carga de las mismas puertas (la capacidad de la puerta del transistor) A efectos prácticos, la carga del cable es cero.

En el pasado, la capacitancia del cable podría descuidarse en comparación con la capacitancia de las puertas. Sin embargo, hoy esto ya no es cierto.

Ahora, cuando dices que la celda está optimizada para una capacitancia de cableado cero, puedo pensar en dos optimizaciones totalmente opuestas:

1. La celda podría optimizarse bajo el supuesto de que la capacitancia de diseño de los cables es despreciable.
2. La celda podría optimizarse entendiendo que la capacitancia de diseño posterior no será despreciable, pero esa herramienta de síntesis usará un modelo de carga de cables de cero.

La primera opción es mala. Si usa celdas que no tienen en cuenta los retrasos RC de los cables, obtendrá un tiempo de síntesis optimista. Una vez que se completen el lugar y la ruta, es probable que haya muchos caminos que no cumplan con el tiempo. Dependiendo de las herramientas de síntesis posterior a las que tenga acceso, estos problemas de tiempo pueden ser desde "No doy como ***: la herramienta hará la mayor parte del trabajo" a "f ***, me llevará Un siglo para cerrar el tiempo ". Evitaría usar estos modelos, a menos que haya pruebas sólidas de que esto no lo arruinará.

La segunda opción no es tan mala. Si asume que la síntesis usará un modelo de carga por cable de capacitancia cero, puede compensar este supuesto optimista agregando capacitancia adicional a las propias células. Yo diría que suponer que la capacitancia de los cables será igual a la capacitancia básica NAND2 es una buena suposición. Si de hecho ejecuta una herramienta de síntesis con un modelo de carga por cable cero, estas capacidades adicionales evitarán una lista de redes demasiado optimista. Si ejecuta la herramienta de síntesis con una carga de cable distinta de cero (con valores extraídos de P & R), la síntesis no utilizará estas células en absoluto. Sin embargo, nunca escuché de nadie que haya utilizado este enfoque.

Zero wireload en general:

Es casi imposible encontrar un modelo de cableado decente en la actualidad. Incluso los modelos personalizados le darán una estimación aproximada. La única forma de cerrar la sincronización en los diseños de hoy es extraer el lugar y la ruta del puesto de carga RC. Este hecho condujo a una concepción de "síntesis rápida": sintetice por primera vez con un modelo de carga por cable, realice la ruta y el lugar, extraiga el RC, alimente el RC extraído a la herramienta de síntesis y vuelva a sintetizar.

A veces, durante la "síntesis rápida", la incertidumbre del período de reloj se especifica con un valor más alto que el requerido. Esta es la forma de compensar la falta de demoras de interconexión.

Sin embargo, nunca escuché que las células se hayan cambiado de ninguna manera con el propósito del flujo anterior.

RC predicción durante la síntesis:

Hubo muchos intentos de idear un algoritmo para predecir los retrasos de RC para cada celda individual. No sé qué tan exactos son estos algoritmos. Hay un alto costo asociado con estas herramientas (por ejemplo: el compilador de diseño "topológico" de Synopsys es más caro de lo normal DC; considerablemente más).