I2C Consideraciones de diseño de PCB

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Quería preguntar, ¿qué directrices generales de diseño y / o preocupaciones de enrutamiento existen para I2C en un diseño de PCB?

Editar - Considere un PCB de 4Layer de 31mil de grosor con pila:

  • L1 = señal - 0.5oz + 1oz de recubrimiento
  • L2 = tierra - 1 oz
  • L3 = Pwr / ground - 1 oz
  • L4 = pwr / ground - 0.5oz + 1oz de recubrimiento
  • dieléctrico FR4

Supongamos que necesita enrutar una PCB de 10 pulgadas (solo por ejemplo) cubriendo 2 pulgadas en Layer1, 6 pulgadas en Layer3 y 2 pulgadas en layer1. ¿Cuáles serían las pautas de diseño para esto?

En alta frecuencia, su SCK (reloj) puede acoplarse más fácilmente a las redes adyacentes que a una frecuencia más baja. Lo mismo podría aplicarse a SDA (datos), sin embargo, esto sería con respecto a la fuerza del chip del controlador y el tiempo de subida asociado con la señal. ¿Existen otras rarezas que existen con I2C en relación con el comportamiento?

Teniendo esto en cuenta, ¿es mejor enrutar SDA y SCK en diferentes capas (suponiendo una alta frecuencia) para evitar el acoplamiento entre ellas? ¿Qué se considera de alta frecuencia para estas señales? ¿Hay alguna metodología de enrutamiento estándar que alguien use? ¿Típico poner un rastro de guardia entre ellos para minimizar el acoplamiento? ¿Qué hay de las vías en medio de las trazas para probar las almohadillas?

    
pregunta Jcase34

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Sin saber cuáles son las limitaciones de la propiedad inmobiliaria de su tablero y el diseño existente (es decir, este es un nuevo diseño en el que tiene reinado libre, o si debe calzarse en I2C).

Una técnica con la que he tenido éxito es la separación a ambos lados de SDA / SCL con una huella de protección (tierra). De esta manera, cualquier emisión de los bordes de esas señales se atenuaría en gran medida y sería mucho menos probable que se unieran entre sí o con otras señales. (Piensa en la regla del boyscout).

La otra cosa que tendrá que evaluar es cuánta capacitancia parasitaria habrá en total de un extremo a otro. La especificación I2C tiene un límite superior de capacitancia para garantizar los tiempos adecuados de aumento / caída / configuración, dependiendo de la velocidad de datos. Para calcular esto, deberá tener al menos una estimación de la longitud de la traza y una tabla de búsqueda dependiendo de la acumulación de la capa de la placa, el material de PCB (FR4?) Y las dimensiones de las trazas.

Si hay partes de susceptibilidad de ESD cerca del I2C ahora, muévalos! , o prepárese para volver a girar / diseñar o agregar reintentos I2C en su código.

    
respondido por el cowboydan

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